半导体器件制造技术

本发明专利技术提供一种半导体器件以及制造半导体器件的方法。该半导体器件包括：交替地层叠在基板上的栅电极和层间绝缘层；穿过栅电极和层间绝缘层的沟道层；以及设置在栅电极和沟道层之间在沟道层的外表面上的栅电介质层。此外，沟道层包括第一区和第二区，第一区在垂直于基板的顶表面的方向上延伸，第二区在第一区的下部分中连接到第一区并且包括关于基板的顶表面倾斜的面。

semiconductor device

The present invention provides a semiconductor device and a method of manufacturing a semiconductor device. The semiconductor device comprises a gate electrode and an interlayer insulating layer stacked on the substrate alternately; a channel layer passing through the gate electrode and an interlayer insulating layer; and a gate dielectric layer disposed between the gate electrode and the channel layer on the outer surface of the channel layer. In addition, the channel layer includes a first zone and a second zone, the first region extends in the direction perpendicular to the top surface of the substrate, and the second region is connected to the first zone in the lower part of the first zone and includes an inclined surface on the top surface of the substrate.

【技术实现步骤摘要】
半导体器件
本构思涉及半导体器件。
技术介绍
虽然电子产品的尺寸已经逐渐减小，但对高容量数据处理保持持续的需求。因此，存在对于电子产品中使用的半导体器件的增加的集成度的需求。为了提高半导体器件的集成度，代替具有现有技术的平面晶体管结构，已经开发了具有垂直晶体管结构的半导体器件。
技术实现思路
本专利技术构思的一方面可以提供一种半导体器件，该半导体器件以沟道层的下部分中的断开现象被解决并且沟道层的厚度减小这样的方式包括具有改善的性能的晶体管并配置有存储单元串。根据一方面，本公开针对一种半导体器件，该半导体器件包括：栅电极和层间绝缘层，交替地层叠在基板上；沟道层，穿过栅电极和层间绝缘层；以及设置在栅电极和沟道层之间在沟道层的外表面上的栅电介质层，其中沟道层包括第一区和第二区，第一区在垂直于基板的顶表面的方向上延伸，第二区在第一区的下部分中连接到第一区并且具有关于基板的顶表面倾斜的面，其中第二区在栅电介质层下面延伸。根据另一方面，本公开针对一种半导体器件，该半导体器件包括：导电层和层间绝缘层，交替地层叠在基板上；沟道层，穿过导电层和层间绝缘层以在垂直于基板的方向上延伸；以及栅电介质层，设置在导电层和沟道层之间，其中沟道层的至少一部分包括具有在朝向基板的方向上变窄的宽度的多个斜面。根据另一方面，本公开针对一种制造半导体器件的方法，该方法包括：在基板上交替地层叠层间绝缘层和牺牲层；形成穿过层间绝缘层和牺牲层的沟道孔以在基板上至少形成第一凹陷区；在基板的第一凹陷区上形成外延层；形成覆盖沟道孔的侧壁和外延层的顶表面的栅电介质层；在栅电介质层上形成牺牲间隔物层；利用牺牲间隔物层去除设置在外延层的顶表面上的栅电介质层的一部分；在牺牲间隔物层被去除时，在外延层的上部分中至少形成第二凹陷区，该第二凹陷区具有多个斜面并且在栅电介质层下面延伸；以及在栅电介质层上形成沟道层以允许第二凹陷区被填充。附图说明通过结合附图的以下详细说明，所公开的实施方式的以上及其他方面、特征和其他优点将被更加清楚地理解，在附图中：图1是根据一示例实施方式的半导体器件的示意性框图；图2是根据一示例实施方式的半导体器件的存储单元阵列的等效电路图；图3是示出根据一示例实施方式的半导体器件的存储单元串的结构的示意性透视图；图4和5是示出根据一示例实施方式的沟道层的截面图，相应于图3中的区域‘A’的区域在其中被示出；图6A和6B是示出根据一示例实施方式的栅电介质层的截面图，相应于图3中的区域‘B’的区域在其中被示出；图7至18是示出根据一示例实施方式的制造半导体器件的方法的示意图；图19是示出根据一示例实施方式的半导体器件的存储单元串的结构的示意性透视图；图20和21是示出根据一示例实施方式的外延层的截面图，相应于图19中的区域‘C’的区域在其中被示出；图22至26是示出根据一示例实施方式的制造半导体器件的方法的示意图；图27是根据一示例实施方式的半导体器件的示意性透视图；图28至29是示出根据一示例实施方式的制造半导体器件的方法的示意图；图30是根据一示例实施方式的半导体器件的示意性透视图；图31是包括根据一示例实施方式的半导体器件的存储器件的框图；图32是包括根据一示例实施方式的半导体器件的电子器件的框图；以及图33是示出包括根据一示例实施方式的半导体器件的电子系统的框图。具体实施方式在下文，将参照附图描述实施方式如下。在示例实施方式的描述中，在描述晶面和晶向的符号中使用米勒指数。如这里使用的，被描述为“电连接”的对象被配置为使得电信号可以从一个对象传递到另一对象。因此，物理地连接到无源电绝缘部件(例如，印刷电路板的半固化层、连接两个器件的电绝缘粘合剂、电绝缘底部填充层或者电绝缘模制层等等)的无源导电部件(例如，导线、焊垫、内部电线等等)不电连接到该部件。此外，“直接电连接”到彼此的对象例如通过一个或更多个无源元件诸如导线、焊垫、内部电线、贯穿通路等等而电连接。因而，直接电连接的部件不包括通过有源元件诸如晶体管或者二极管电连接的部件。直接电连接的元件可以被直接物理地连接和直接电连接。将理解，当一元件被称为“连接到”或“联接到”另一元件、“与”另一元件“接触”或者“在”另一元件“上”时，它可以直接连接到或直接联接到所述另一元件、与所述另一元件直接接触或者直接在所述另一元件上，或者可以存在居间元件。相反，当元件被称为“直接连接到”、“直接联接到”另一元件、“直接与”另一元件“接触”或者“直接在”另一元件“上”时，不存在居间元件。用于描述元件之间的关系的其他的词应该以相似的方式解释(例如，“在......之间”和“直接在......之间”、“相邻”和“直接相邻”等等)。然而，术语“接触”当在此使用时是指直接接触(即，触碰)，除非上下文另有指示。如在此使用的诸如“相同”、“相等”、“平面”或者“共面”的术语当指的是取向、布局、位置、形状、尺寸、量或者其他计量时，不一定意味着精确相同的取向、布局、位置、形状、尺寸、量或者其他计量，而是旨在包括在可能例如由于制造工艺而发生的允许误差内的接近相同的取向、布局、位置、形状、尺寸、量或者其他计量。术语“基本上”可以在此使用以强调这种含义，除非上下文或者其他陈述另外地表示。例如，被描述为“基本上相同”、“基本上相等”或者“基本上平坦”的对象可以精确地相同、相等或者平坦，或者可以在例如由于制造工艺而发生的允许误差内相同、相等或者平坦。图1是根据一示例实施方式的半导体器件的示意性框图。参照图1，根据一示例实施方式的半导体器件10可以包括存储单元阵列20、驱动电路30、读/写电路40以及控制电路50。存储单元阵列20可以包括多个存储单元，并且所述多个存储单元可以被布置为多个行和多个列。包括在存储单元阵列20中的所述多个存储单元可以通过字线(WL)、公共源线(CSL)、串选择线(SSL)、地选择线(GSL)等等而连接到驱动电路30，并且可以通过位线(BL)连接到读/写电路40。根据一示例实施方式，所述多个存储单元的每个可以连接到一条WL和一条BL。布置在相同行中的存储单元可以连接到相同的WL，而布置在相同列中的存储单元可以连接到相同的BL。包括在存储单元阵列20中的所述多个存储单元可以被分成多个存储块。每个存储块可以包括多条WL、多条SSL、多条GSL、多条BL和至少一条CSL。驱动电路30和读/写电路40可以由控制电路50负责。根据一示例实施方式，驱动电路30可以从外部源接收地址信息并且接收指令以解码所接收的地址信息，驱动电路30可以选择连接到存储单元阵列20的WL、CSL、SSL和GSL的至少一部分。驱动电路30可以包括对应于WL、SSL和CSL的每个的驱动电路。读/写电路40可以根据由控制电路50接收的命令而选择连接到存储单元阵列20的BL的至少一个部分。读/写电路40可以读取存储在连接到BL的所述至少一个被选择部分的存储单元中的数据，或者可以在连接到BL的所述至少一个被选择部分的存储单元中记录或者存储数据。为了执行包括上述那些的操作，读/写电路40可以包括电路，诸如页缓冲器、输入/输出缓冲器、数据锁存器等等。控制电路50可以响应于从外部源传送的控制信号CTRL而控制驱动电路30和读/写电路40的操作。在读取存储在存储单元本文档来自技高网...

【技术保护点】
一种半导体器件，包括：栅电极和层间绝缘层，交替地层叠在基板上；沟道层，穿过所述栅电极和所述层间绝缘层；以及栅电介质层，在所述栅电极与所述沟道层之间设置在所述沟道层的外表面上，其中所述沟道层包括第一区和第二区，所述第一区在垂直于所述基板的顶表面的方向上延伸，所述第二区在所述第一区的下部分中连接到所述第一区并且具有关于所述基板的所述顶表面倾斜的面，以及其中所述第二区在所述栅电介质层下面延伸。

【技术特征摘要】
2016.05.04 KR 10-2016-00554051.一种半导体器件，包括：栅电极和层间绝缘层，交替地层叠在基板上；沟道层，穿过所述栅电极和所述层间绝缘层；以及栅电介质层，在所述栅电极与所述沟道层之间设置在所述沟道层的外表面上，其中所述沟道层包括第一区和第二区，所述第一区在垂直于所述基板的顶表面的方向上延伸，所述第二区在所述第一区的下部分中连接到所述第一区并且具有关于所述基板的所述顶表面倾斜的面，以及其中所述第二区在所述栅电介质层下面延伸。2.如权利要求1所述的半导体器件，其中所述第二区包括被限定为所述栅电介质层的底表面与所述沟道层之间的界面的第一面以及在与所述第一面的方向不同的方向上倾斜的第二面。3.如权利要求2所述的半导体器件，其中所述第二面与所述基板的所述顶表面之间的角度与金刚石晶体结构的(100)晶面和(111)晶面之间的角度相同。4.如权利要求2所述的半导体器件，其中所述第二区还包括将所述第一面连接到所述第二面的第三面，其中所述第一面交叉所述第三面，并且其中所述第二面在所述栅电介质层的所述底表面下方交叉所述第三面。5.如权利要求1所述的半导体器件，其中所述基板包括与所述沟道层的所述第二区接触的凹陷区。6.如权利要求1所述的半导体器件，其中所述栅电介质层的底表面低于所述基板的所述顶表面。7.如权利要求1所述的半导体器件，还包括：外延层，设置在所述基板与所述沟道层之间并且与所述基板和所述沟道层接触。8.如权利要求7所述的半导体器件，其中所述外延层包括与所述沟道层的所述第二区接触的凹陷区。9.如权利要求7所述的半导体器件，其中所述外延层包括从所述基板的所述顶表面延伸的所述第一面以及关于所述基板的所述顶表面倾斜的所述第二面。10.如权利要求9所述的半导体器件，其中所述基板包括与所述外延层的所述第二面接触的凹陷区。11.如权利要求9所述的半导体器件，其中所述外延层的所述第二面和所述基板的所述...

【专利技术属性】
技术研发人员：李秉一，辛京准，殷东锡，金智慧，李炫国，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR