半导体存储装置制造方法及图纸

实施方式的半导体存储装置具备：基板；第1配线，设置在基板的第1方向侧；第2配线，设置在第1配线的第1方向侧；多条第3配线，设置在第2配线的第1方向侧，沿第1方向相互隔开地排列，且沿相对于第1方向交叉的第2方向延伸；第4配线，设置在第3配线的第1方向侧；半导体部件，沿第1方向延伸，贯通多条第3配线，且一端部连接在第2配线；电荷蓄积部件，设置在半导体部件与第3配线之间；以及导电部件，连接在第1配线与第4配线之间，且与第2配线及多条第3配线绝缘。多条第3配线的一条配置在导电部件的第2方向两侧，且多条第3配线的一条的配置在导电部件的第2方向两侧的部分一体地形成。

Semiconductor memory device

The semiconductor memory device includes a substrate; the first line is arranged in the first direction of the substrate side; second lines, first lines are arranged in a first direction side; a plurality of third lines, second lines are arranged in a first direction side, along the first direction are separated from each other, and for the second phase along the first direction direction the extension; fourth lines, third lines are arranged in a first direction side; semiconductor components, extending along the first direction, through a plurality of third lines, and one end connected to the second wiring; a charge accumulation member disposed on the semiconductor component and the third wiring; and a conductive member is connected between the first wires and fourth wires. And insulated with second wiring and multiple third wiring. One of the plurality of third wirings is disposed on both sides of the second direction of the conductive member, and one of the third wirings is integrally formed on the second sides of the two sides of the conductive member.

【技术实现步骤摘要】
半导体存储装置相关申请本申请享有以日本专利申请2016-47644号(申请日：2016年3月10日)为基础申请的优先权。本申请是通过参照该基础申请而包含基础申请的全部内容。
实施方式涉及一种半导体存储装置。
技术介绍
近年来，提出了使存储器单元三维集成而成的积层型半导体存储装置。在这种积层型半导体存储装置中，设置着在半导体基板上交替地积层电极膜与绝缘膜而成的积层体，且设置着贯穿积层体的半导体柱。并且，在电极膜与半导体柱的各个交叉部分形成着存储器单元。另外，在这种积层型半导体存储装置中，为了实现进一步的高集成化，想到将控制存储器单元的控制电路的一部分配置在半导体基板与积层体之间。
技术实现思路
实施方式提供一种集成度高的半导体存储装置。实施方式的半导体存储装置具备：基板；第1配线，设置在所述基板的第1方向侧；第2配线，设置在所述第1配线的所述第1方向侧；多条第3配线，设置在所述第2配线的所述第1方向侧，沿所述第1方向相互隔开地排列，且沿相对于所述第1方向交叉的第2方向延伸；第4配线，设置在所述第3配线的所述第1方向侧；半导体部件，沿所述第1方向延伸，贯通所述多条第3配线，且一端部连接在所述第2配线；电荷蓄积部件，设置在所述半导体部件与所述第3配线之间；以及导电部件，连接在所述第1配线与所述第4配线之间，且与所述第2配线及所述多条第3配线绝缘。所述多条第3配线的一条配置在所述导电部件的所述第2方向两侧，且所述多条第3配线的所述一条的配置在所述导电部件的所述第2方向两侧的部分一体地形成。附图说明图1是表示第1实施方式的半导体存储装置的俯视图。图2是表示第1实施方式的半导体存储装置的剖视图。图3(a)及(b)是表示第1实施方式的半导体存储装置的剖视图。图4是表示第1实施方式的半导体存储装置的存储器单元的局部放大剖视图。图5(a)及(b)是表示第1实施方式的半导体存储装置的制造方法的剖视图。图6(a)及(b)是表示第1实施方式的半导体存储装置的制造方法的剖视图。图7(a)及(b)是表示第1实施方式的半导体存储装置的制造方法的剖视图。图8(a)及(b)是表示第1实施方式的半导体存储装置的制造方法的剖视图。图9(a)及(b)是表示第1实施方式的半导体存储装置的制造方法的剖视图。图10(a)及(b)是表示第1实施方式的半导体存储装置的制造方法的剖视图。图11是表示比较例的半导体存储装置的俯视图。图12是表示第2实施方式的半导体存储装置的俯视图。具体实施方式(第1实施方式)以下，一边参照附图，一边对本专利技术的实施方式进行说明。首先，对第1实施方式进行说明。图1是表示本实施方式的半导体存储装置的俯视图。图2是表示本实施方式的半导体存储装置的剖视图。图3(a)及(b)是表示本实施方式的半导体存储装置的剖视图。图4是表示本实施方式的半导体存储装置的存储器单元的局部放大剖视图。图2表示相对于下述字线WL平行的YZ截面，图3(a)及(b)表示相对于下述位线52平行的XZ截面。另外，图3(a)表示存储器单元区域RMC，图3(b)表示贯通孔区域RV。此外，各图为示意图，例如构成要素的数量及尺寸比在图间未必一致。如图1、图2、图3(a)及(b)所示，在本实施方式的半导体存储装置1中，例如设置着包含硅的半导体基板10。以下，在本说明书中，为便于说明，采用XYZ正交座标系统。将相对于半导体基板10的上表面10a平行且相互正交的两个方向设为“X方向”及“Y方向”，将相对于上表面10a垂直的方向、也就是上下方向设为“Z方向”。在本说明书中，也将Z方向中上表面10a所朝向的方向称为“上”，也将其反方向称为“下”，但该区别是为了方便起见，与重力的方向并无关系。在半导体基板10的上表面10a中设定了存储器阵列区域RA，在存储器阵列区域RA的周围设定了周边电路区域RC。在周边电路区域RC中位于存储器阵列区域RA的Y方向单侧的区域形成着行解码器RD。行解码器RD是控制下述存储器单元的控制电路的一部分。在存储器阵列区域RA，在半导体基板10的上层部分选择性地设置着STI(ShallowTrenchIsolation：元件分离绝缘膜)12。通过STI12，半导体基板10的上层部分被划分为多个半导体区域13。在至少一部分半导体区域13内形成着源极层14及漏极层15。在半导体基板10上且源极层14与漏极层15之间的区域的正上方区域设置着栅极绝缘膜16及栅极电极17。由此，在半导体基板10的上表面10a形成多个场效型晶体管18。在半导体基板10上设置着例如包含硅氧化物(SiO)的层间绝缘膜60。在层间绝缘膜60内设置着多层、例如3层配线22。在半导体基板10与最下层的配线22之间连接着接点23。于在Z方向上隔开的配线22间连接着通孔24。由晶体管18、配线22、接点23及通孔24形成集成电路20。集成电路20是所述控制电路的另一部分，例如为读出放大器。此外，图2、图3(a)及(b)所示的晶体管18、配线22、接点23及通孔24的配置、尺寸及连接关系是示意性的。在最上层的配线22上设置着嵌入源极线31。嵌入源极线31是包含包括例如钨(W)的下层部分与包括硅(Si)的上层部分的双层膜。嵌入源极线31在Y方向上被分为多个部分，配置在存储器单元区域RMC，且并未配置在贯通孔区域RV。从集成电路20将电位供给至嵌入源极线31的各部分。此外，只要开设了能够供下述贯通孔44贯通的孔，那么嵌入源极线31也可以不在Y方向上被分为多个部分。在嵌入源极线31上设置着积层体32。在积层体32中，例如包含硅氧化物的绝缘膜33与包含导电性材料的电极膜34沿Z方向交替地积层。在积层体32内设置着多个绝缘板36。绝缘板36例如包含硅氧化物，且其下端与嵌入源极线31相接。绝缘板36的形状是沿YZ平面扩展的板状。通过绝缘板36，积层体32在X方向上被分断成多个部分，各电极膜34的形状成为沿Y方向延伸的配线状。于在X方向上相邻的绝缘板36间设置着沿Y方向延伸的绝缘部件37。绝缘部件37例如位于在X方向上相邻的绝缘板36间的中央。绝缘部件37配置在积层体32的上部内，并将从上往下数的1层以上的电极膜34沿X方向分别分断成两条。该经分断的电极膜34作为上部选择栅极线SGD发挥功能。图1表示绝缘部件37将从上往下数的3层电极膜34分断的例子。图3(a)及(b)表示绝缘部件37将从上往下数的1层电极膜34分断的例子。在存储器阵列区域RA设置着正阶梯区域RSR、柱配置区域RP、虚设阶梯区域RSD，且沿Y方向依次排列。也就是说，在柱配置区域RP的Y方向两侧配置着正阶梯区域RSR及虚设阶梯区域RSD。如下所述，积层体32在正阶梯区域RSR及虚设阶梯区域RSD中被加工成阶梯状。在柱配置区域RP中，在积层体32内设置着沿Z方向延伸的硅柱41。硅柱41包含多晶硅，其形状为下端部封闭的圆筒形。硅柱41的下端连接在嵌入源极线31，上端到达至积层体32的上表面。在硅柱41的侧面上设置着存储器膜42。在柱配置区域RP设置着存储器单元区域RMC、贯通孔区域RV、存储器单元区域RMC，且沿Y方向依次排列。也就是说，于在Y方向上隔开的两处存储器单元区域RMC间配置着贯通孔区域RV。在存储器单元区域RMC，从Z方向观察时，在绝本文档来自技高网...

【技术保护点】
一种半导体存储装置，其特征在于具备：基板；第1配线，设置在所述基板的第1方向的一侧；第2配线，设置在所述第1配线的所述一侧；多条第3配线，设置在所述第2配线的所述一侧，沿所述第1方向相互隔开地排列，且沿相对于所述第1方向交叉的第2方向延伸；第4配线，设置在所述第3配线的所述一侧；半导体部件，沿所述第1方向延伸，贯通所述多条第3配线，且一端部连接在所述第2配线；电荷蓄积部件，设置在所述多条第3配线的一条与所述半导体部件之间；以及导电部件，连接在所述第1配线与所述第4配线之间，且与所述第2配线及所述多条第3配线绝缘；且所述多条第3配线的一条配置在所述导电部件的所述第2方向两侧，且所述多条第3配线的所述一条的配置在所述导电部件的所述第2方向两侧的部分一体地形成。

【技术特征摘要】
2016.03.10 JP 2016-0476441.一种半导体存储装置，其特征在于具备：基板；第1配线，设置在所述基板的第1方向的一侧；第2配线，设置在所述第1配线的所述一侧；多条第3配线，设置在所述第2配线的所述一侧，沿所述第1方向相互隔开地排列，且沿相对于所述第1方向交叉的第2方向延伸；第4配线，设置在所述第3配线的所述一侧；半导体部件，沿所述第1方向延伸，贯通所述多条第3配线，且一端部连接在所述第2配线；电荷蓄积部件，设置在所述多条第3配线的一条与所述半导体部件之间；以及导电部件，连接在所述第1配线与所述第4配线之间，且与所述第2配线及所述多条第3配线绝缘；且所述多条第3配线的一条配置在所述导电部件的所述第2方向两侧，且所述多条第3配线的所述一条的配置在所述导电部件的所述第2方向两侧的部分一体地形成。2.根据权利要求1所述的半导体存储装置，其特征在于还具备两条第5配线，所述两条第5配线设置在所述第3配线与所述第4配线之间，沿所述第2方向延伸，且在相对于包含所述第1方向及所述第2方向的平面交叉的第3方向上相互地隔开，且所述导电部件配置在所述两条第5配线之间。3.根据权利要求2所述的半导体存储装置，其特征在于还具备两个绝缘部件，所述两个绝缘部件设置在所述两条第5配线之间，沿所述第2方向延伸，且在所述第2方向上相互地隔开，且所述导电部件配置在所述两个绝缘部件之间。4.根据权利要求1所述的半导体存储装置，其特征在于：在所述基板的表面形成着晶体管，且所述第1配线连接在所述晶体管的源极、漏极或栅极。5.根据权利要求4所述的半导体存储装置，其特征在于：在所述半导体部件与各所述第3配线之间形成着存储器单元，且所述第1配线及所述晶体管是控制所述存储器单元的控制电路的一部分。6.根据权利要求1所述的半导体存储装置，其特征在于：所述多条第3配线各自配置在所述导电部件的所述第2方向两侧，在所述多条第3配线的各条中，配置在所述导电部件的所述第2方向两侧的部分一体地形成。7.根据权利要求1所述的半导体存储装置，其特征在于：所述半导体部件设置在所述导电部件的所述第2方向两侧。8.根据权利要求1所述的半导体存储装置，其特征在于：所述半导体部件设置在所述导电部件的第3方向两侧，且所述第3方向相对于包含所述第1方向及所述第2方向的平面交叉。9.根据权利要求1所述的半导体存储装置，其特征在于：所述多条第3配线沿所述第1方向排列，且所述导电部件沿所述第1方向延伸。10.一种半导体存储装置，其特征在于具备：基板；多条第1配线，设置在所述基板的第1方向的一侧；第2配线...

【专利技术属性】
技术研发人员：下城义朗，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP