半导体器件及其制造方法技术

公开了一种半导体器件及其制造方法。该方法包括：在衬底上形成有源图案，该衬底包括在第一方向上彼此相邻的第一逻辑单元区域和第二逻辑单元区域；以及在衬底上形成暴露有源图案的上部的器件隔离层。形成有源图案包括：形成在第一方向上彼此平行地延伸并跨过第一逻辑单元区域和第二逻辑单元区域的第一线掩模图案；在第一线掩模图案上形成上分隔掩模图案，上分隔掩模图案包括交叠第一线掩模图案中的至少两个的第一开口；从该至少两个第一线掩模图案形成第一硬掩模图案；以及蚀刻衬底以形成限定有源图案的沟槽。

Semiconductor device and manufacturing method thereof

A semiconductor device and its manufacturing method are disclosed. The method comprises the following steps: forming an active pattern on the substrate, including a first logic cell region adjacent to each other in the first direction and a second logic cell region; and a device isolation layer formed on the substrate to expose the upper part of the active pattern. The formation of an active pattern includes: forming in a first direction extend parallel to each other and crossed the line first first logic unit area and the second logic unit area mask pattern; the mask pattern formed on separate mask pattern in the first line, which separates the mask pattern includes at least two of the first opening of overlapping first line mask in the pattern of at least two; from the first mask pattern forming a first hard mask pattern; and the substrate is etched to form a trench defining an active pattern.

【技术实现步骤摘要】
半导体器件及其制造方法
这里论述的实施方式总体地涉及半导体器件及其制造方法，更具体地，涉及包括鳍式场效应晶体管的半导体器件及其制造方法。
技术介绍
半导体器件包括由MOS(金属氧化物半导体)FET构成的集成电路。随着半导体器件的尺寸和设计规则减小，集成电路的MOSFET也减小。当MOSFET变得更小时，会产生MOSFET中的短沟道效应，并且半导体器件的操作特性会因此劣化。
技术实现思路
本专利技术构思的实施方式提供具有改善的可靠性的半导体器件及其制造方法。根据本专利技术构思的一些示范性实施方式，一种用于制造半导体器件的方法可以包括：在衬底上形成有源图案，该衬底包括沿着第一方向彼此相邻的第一逻辑单元区域和第二逻辑单元区域；以及在衬底上形成暴露有源图案的上部的器件隔离层。形成有源图案的步骤可以包括：形成沿着第一方向彼此平行地延伸并跨过第一逻辑单元区域和第二逻辑单元区域的第一线掩模图案；在第一线掩模图案上形成上分隔掩模图案，其中上分隔掩模图案位于在第一逻辑单元区域和第二逻辑单元区域之间的第一单元边界上，并包括交叠第一线掩模图案中的至少两个的第一开口；使用上分隔掩模图案作为蚀刻掩模执行第一蚀刻工艺，以从所述至少两个第一线掩模图案形成第一硬掩模图案；以及通过使用第一硬掩模图案作为蚀刻掩模的第二蚀刻工艺来蚀刻衬底的上部以形成限定有源图案的沟槽。根据本专利技术构思的一些示范性实施方式，一种半导体器件可以包括：衬底，其包括沿着第一方向设置的多个逻辑单元；有源图案；以及在衬底上的器件隔离层。器件隔离层可以包括：第一双扩散中断区域，其具有沿着第一方向测量的第一宽度并设置在一对相邻的逻辑单元之间；以及第二双扩散中断区域，其具有沿着第一方向测量的大于第一宽度的第二宽度并设置在另一对相邻的逻辑单元之间。有源图案可以包括：多对第一有源图案，每对中的第一有源图案沿着第一方向彼此间隔开且使第一双扩散中断区域插置在其间；以及多对第二有源图案，每对中的第二有源图案沿着第一方向彼此间隔开且使第二双扩散中断区域插置在其间。第一有源图案可以包括与第一双扩散中断区域的一侧相邻并沿着交叉第一方向的第二方向彼此对准的第一端部。第二有源图案可以包括与第二双扩散中断区域的一侧相邻的第二端部，并且第二端部中的一个可以沿着第一方向从第二端部中的另一个偏移。根据一些示范性实施方式，一种半导体器件可以包括：衬底，其包括沿着第一方向彼此相邻的第一单元区域和第二单元区域，第一单元边界插置在其间并沿着交叉第一方向的第二方向延伸；第一有源图案，其沿着第二方向布置在第一单元区域和第二单元区域上，第一有源图案的每个沿着第一方向延伸但是不交叉第一单元边界；器件隔离层，其在衬底上并暴露有源图案的上部。器件隔离层可以包括：第一双扩散中断区域，其被设置在第一单元边界上并在位于不同的单元区域上且沿着第一方向彼此相邻的成对的第一有源图案之间，所述第一有源图案为至少两对；以及第一单扩散中断区域，其被设置在从由第一单元区域和第二单元区域构成的组中选择的至少一个上，并在位于相同单元区域上且沿着第一方向彼此相邻的成对的第一有源图案之间。半导体器件还可以包括交叉第一有源图案的栅极图案。根据一些示范性实施方式，一种半导体器件可以包括：衬底，其包括沿着第一方向彼此相邻的第一单元区域和第二单元区域，单元边界插置在第一单元区域和第二单元区域之间并沿交叉第一方向的第二方向延伸；有源图案，其沿着第二方向布置在第一单元区域和第二单元区域上，有源图案的每个沿着第一方向延伸但是不交叉单元边界；器件隔离层，其在衬底上并暴露有源图案的部分，其中有源图案的被暴露部分包括有源鳍，以及其中器件隔离层包括双扩散中断区域，所述双扩散中断区域设置在单元边界上且在位于第一单元区域和第二单元区域上并沿着第一方向彼此相邻的成对的有源图案之间，所述有源图案为至少两对；栅极图案，其沿着第一方向布置并沿着第二方向交叉有源鳍；以及第一源极/漏极区域，其被布置在栅极图案中的相邻的栅极图案之间的有源图案的上部中，其中第一源极/漏极区域中的至少一个包括外延层并具有与有源图案中的至少一个的顶表面平行的顶表面。附图说明图1是示出根据本专利技术构思的一些示范性实施方式的半导体器件的俯视图。图2A是用于说明根据本专利技术构思的一些示范性实施方式的半导体器件中的有源图案的配置的图，更具体地，是示出图1的第一逻辑单元和第二逻辑单元之间的边界部分的一示例的俯视图。图2B是示范性地示出包括图2A的有源图案的半导体器件的一部分的俯视图。图3A是用于说明根据本专利技术构思的一些示范性实施方式的半导体器件中的有源图案的配置的图，更具体地，是示出图1的第一逻辑单元和第二逻辑单元之间的边界部分的一示例的俯视图。图3B是示范性地示出包括图3A的有源图案的半导体器件的一部分的俯视图。图4是示出根据本专利技术构思的一些示范性实施方式的半导体器件中的双扩散中断区域的布置的一示例的俯视图。图5A至图15A是示出根据本专利技术构思的一些示范性实施方式的用于制造包括有源图案的半导体器件的方法的俯视图。图5B至图15B是分别沿着图5A至图15A的线I-I'和II-II'截取的剖视图。图5C至图15C是分别沿着图5A至图15A的线III-III'和IV-IV'截取的剖视图。具体实施方式图1是示出根据本专利技术构思的一些示范性实施方式的半导体器件的俯视图。参照图1，多个逻辑单元C1、C2、C3和C4可以提供在根据本专利技术构思的示范性实施方式的半导体器件的衬底上。逻辑单元C1、C2、C3和C4的每个可以包括多个晶体管(未示出)。例如，逻辑单元C1、C2、C3和C4可以包括：第一逻辑单元C1；第二逻辑单元C2，其在第一方向D1上与第一逻辑单元C1间隔开；第三逻辑单元C3，其在交叉(例如垂直于)第一方向D1的第二方向D2上与第一逻辑单元C1间隔开；以及第四逻辑单元C4，其在第二方向D2上与第二逻辑单元C2间隔开。第四逻辑单元C4可以在第一方向D1上与第三逻辑单元C3间隔开。单元边界CB可以限定在逻辑单元C1、C2、C3和C4中的相邻的逻辑单元之间。逻辑单元C1、C2、C3和C4的每个可以包括分别通过器件隔离层ST彼此分隔的PMOSFET有源区域PR和NMOSFET有源区域NR。例如，逻辑单元C1、C2、C3和C4的每个的PMOSFET有源区域PR和NMOSFET有源区域NR分别可以在第二方向D2上彼此间隔开。在第二方向D2上彼此相邻的逻辑单元C1、C2、C3和C4可以设置为使得其相同导电类型的有源区域彼此面对。例如，第一逻辑单元C1可以设置为使得其PMOSFET有源区域PR与第三逻辑单元C3的PMOSFET有源区域PR相邻。在本说明书中，任何逻辑单元可以在这里被称为用于执行布尔逻辑功能(例如，INVERTER(非)、与(AND)、或(OR)、NAND(与非)等)或存储功能(例如触发器(FLIP-FLOP))的单元。尽管仅示出四个逻辑单元，但是应当认识到可以提供任意数量的逻辑单元。在一些实施方式中，逻辑单元C1、C2、C3和C4的每个中包括的晶体管可以基于FinFET结构来配置。例如，逻辑单元C1、C2、C3和C4的每个中的PMOSFET有源区域PR和NMOSFET有源区域NR可以包括具有从衬底突出的鳍形状的有源图案。构成晶体本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底，其包括沿着第一方向设置的多个逻辑单元；有源图案，其从所述衬底突出；以及在所述衬底上的器件隔离层，所述器件隔离层包括第一双扩散中断区域和第二双扩散中断区域，所述第一双扩散中断区域具有沿着所述第一方向测量的第一宽度并设置在一对相邻的逻辑单元之间，所述第二双扩散中断区域具有沿着所述第一方向测量的大于所述第一宽度的第二宽度并设置在另一对相邻的逻辑单元之间，其中所述有源图案包括：多对第一有源图案，每对中的第一有源图案沿着所述第一方向彼此间隔开并使所述第一双扩散中断区域插置在其间；以及多对第二有源图案，每对中的第二有源图案沿着所述第一方向彼此间隔开并使所述第二双扩散中断区域插置在其间，其中所述第一有源图案包括与所述第一双扩散中断区域的一侧相邻并沿着交叉所述第一方向的第二方向对准的第一端部，以及其中所述第二有源图案包括与所述第二双扩散中断区域的一侧相邻的第二端部，并且其中所述第二端部中的一个沿着所述第一方向从所述第二端部中的另一个偏移。

【技术特征摘要】
2016.05.17 KR 10-2016-00603341.一种半导体器件，包括：衬底，其包括沿着第一方向设置的多个逻辑单元；有源图案，其从所述衬底突出；以及在所述衬底上的器件隔离层，所述器件隔离层包括第一双扩散中断区域和第二双扩散中断区域，所述第一双扩散中断区域具有沿着所述第一方向测量的第一宽度并设置在一对相邻的逻辑单元之间，所述第二双扩散中断区域具有沿着所述第一方向测量的大于所述第一宽度的第二宽度并设置在另一对相邻的逻辑单元之间，其中所述有源图案包括：多对第一有源图案，每对中的第一有源图案沿着所述第一方向彼此间隔开并使所述第一双扩散中断区域插置在其间；以及多对第二有源图案，每对中的第二有源图案沿着所述第一方向彼此间隔开并使所述第二双扩散中断区域插置在其间，其中所述第一有源图案包括与所述第一双扩散中断区域的一侧相邻并沿着交叉所述第一方向的第二方向对准的第一端部，以及其中所述第二有源图案包括与所述第二双扩散中断区域的一侧相邻的第二端部，并且其中所述第二端部中的一个沿着所述第一方向从所述第二端部中的另一个偏移。2.根据权利要求1所述的半导体器件，其中所述第二有源图案包括位于最外侧的最外面的有源图案和位于所述最外面的有源图案之间的至少一个内部有源图案，其中所述至少一个内部有源图案的所述第二端部从所述最外面的有源图案的所述第二端部沿着所述第一方向横向地突出。3.根据权利要求2所述的半导体器件，其中所述最外面的有源图案中的至少一个具有沿着所述第一方向测量的比所述至少一个内部有源图案的长度更大的长度。4.根据权利要求3所述的半导体器件，其中所述器件隔离层还包括设置在所述多个逻辑单元中的一个逻辑单元内的单扩散中断区域，其中所述至少一个内部有源图案包括沿着所述第一方向与所述单扩散中断区域相邻的第三端部，以及其中所述单扩散中断区域沿着所述第二方向与所述最外面的有源图案中的至少一个相邻。5.根据权利要求1所述的半导体器件，还包括沿着所述第二方向延伸的栅极图案，其中所述栅极图案中的两个交叠所述第一双扩散中断区域，并且所述栅极图案中的三个或更多个交叠所述第二双扩散中断区域。6.根据权利要求5所述的半导体器件，其中所述栅极图案中的一些跨过所述有源图案。7.根据权利要求1所述的半导体器件，其中所述器件隔离层还包括至少一个单扩散中断区域，所述至少一个单扩散中断区域具有沿着所述第一方向测量的小于所述第二宽度的第三宽度并设置在逻辑单元内。8.根据权利要求7所述的半导体器件，其中所述第三宽度小于所述第一宽度。9.根据权利要求7所述的半导体器件，其中所述至少一个单扩散中断区域的沿着所述第二方向测量的长度小于所述第一双扩散中断区域的长度或所述第二双扩散中断区域的长度。10.一种半导体器件，包括：衬底，其包括沿着第一方向彼此相邻的第一单元区域和第二单元区域，第一单元边界插置在其间并沿着交叉所述第一方向的第二方向延伸；第一有源图案，其沿着所述第二方向布置在所述第一单元区域和所述第二单元区域上，所述第一有源图案的每个沿着所述第一方向延伸但是不交叉所述第一单元边界；器件隔离层，其在所述衬底上并暴露所述第一有源图案的上部，所述器件隔离层包括：第一双扩散中断区域，其被设置在所述第一单元边界上并在位于不同的单元区域上且沿着所述第一方向彼此相邻的成对的第一有源图案之间，所述第一有源图案为至少两对；以及第一单扩散中断区域，其被设置在从由所述第一单元区域和所述第二单元区域构成的组中选择的至少一个上，并在位于相同单元区域上...

【专利技术属性】
技术研发人员：吴旼哲，朴世镇，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR