多重堆叠层叠式封装结构的形成方法技术

本发明专利技术提供一种多重堆叠层叠式封装结构的形成方法。在方法中，形成第一堆叠半导体组件于第一承载晶片上。单体化第一堆叠半导体组件。胶合第一堆叠半导体组件于第二承载晶片。贴合第二半导体组件于第一堆叠半导体组件上。密封第一堆叠半导体组件及第二半导体组件。将电性连接形成于并电性耦接于第一堆叠半导体组件及第二半导体组件。本发明专利技术提供的方法，在中间工艺步骤单体化多重堆叠封装并接着再次将其贴合于载板以进一步进行工艺，可减缓最终多重堆叠封装内的翘曲应力。

Method for forming multiple stacked stacked package structures

The present invention provides a method for forming a stacked stacked package structure. In the method, a first stacked semiconductor component is formed on the first carrying wafer. Monomer first stack semiconductor module. A bonding first stack semiconductor module loads the wafer at second. A second semiconductor assembly is attached to the first stack semiconductor module. Sealed first stack semiconductor module and two semiconductor module. The electrical connection is formed and electrically coupled to the first stack semiconductor module and the two semiconductor module. The method provided in this paper is to reduce the warpage stress in the final multi stacked package by embedding a plurality of stacked packages into the intermediate process step and then bonding it to the carrier plate to further process the process.

【技术实现步骤摘要】
多重堆叠层叠式封装结构的形成方法
本专利技术实施例是关于一种层叠式封装(packageonpackage，POP)结构，且特别是有关于一种多重堆叠层叠式封装结构的形成方法。
技术介绍
在传统整合扇出(IntegratedFan-Out，InFO)工艺中，其中接合了第一组件芯片的顶封装接合于底封装。底封装也可具有封装于其内的组件芯片。通过采用整合扇出工艺，封装的整合度提升。在现行的整合扇出工艺中，先形成底封装，其包括密封封装胶体于组件芯片及复数穿透成形通孔(through-moldingvia)。形成重布线路(redistributionlines)以连接组件芯片及穿透成形通孔。接着，通过焊接点接合顶封装于底封装，所述顶封装可包括接合于附加的封装基板的组件芯片。
技术实现思路
本专利技术提供一种多重堆叠层叠式封装结构的形成方法，可减缓多重堆叠封装内的翘曲应力、可增加多重堆叠封装的良率且可降低组件封装的高度。根据本专利技术的一些实施例，一种方法包括以下步骤。形成第一堆叠半导体组件于第一承载晶片上。单体化第一堆叠半导体组件。胶合第一堆叠半导体组件于第二承载晶片。贴合第二半导体组件于第一堆叠半导体组件上。密封第一堆叠半导体组件及第二半导体组件。将电性连接形成于并电性耦接于第一堆叠半导体组件及第二半导体组件。基于上述，在中间工艺步骤单体化多重堆叠封装并接着再次将其贴合于载板以进一步进行工艺，可减缓中间多重堆叠封装内的翘曲应力，其可减缓最终多重堆叠封装内的翘曲应力。中间多重堆叠封装的功能也可被测试，使得仅已知良好多重堆叠封装进一部进行工艺。此种测试可增加最终多重堆叠封装的良率。形成半导体组件的承载基板并将其薄化以取代将其移除，可通过避免分离步骤而进一步增加良率。多重堆叠封装可降低最终组件封装的高度。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明图1至图12是根据一实施例所示出的具有多重堆叠芯片的封装的形成的中间阶段的剖面图；图13是根据另一实施例所示出的具有多重堆叠芯片的封装的剖面图；图14是根据另一实施例所示出的具有多重堆叠芯片的封装的剖面图；图15是根据另一实施例所示出的具有多重堆叠芯片的封装的剖面图；图16至图26是根据一实施例所示出的具有多重堆叠芯片的封装的形成的中间阶段的剖面图；图27是根据另一实施例所示出的具有多重堆叠芯片的封装的剖面图；图28是根据一些实施例所示出的具有多重堆叠芯片的封装的平面图。附图标记说明：100、204、214、232、304、404、504、604、614、634：集成电路芯片；102：基板；104：内连线；106、206、216、606、616：芯片连接结构；108：介电材料；200：第一封装结构；200a、600a：第一封装区域；200b、600b：第二封装区域；202、230、602、632、702：承载基板；208、218、234、608、618、636：封装体；210、220、610、620：介电层；212、222、224、612、622、624：导通孔；226、242、628、644：切割；228、302、402、502、630、704、708：多重堆叠封装；236、638、706、710：重布线结构；238、640：接垫；240、642、712：导通连接结构；300：第二封装结构；400：第三封装结构；500：第四封装结构；600：第五封装结构；626：薄化工艺；700：第六封装结构。具体实施方式以下
技术实现思路
提供用于实施所提供的专利技术的不同特征的许多不同实施例或实例。以下所描述的构件及配置的具体实例是为了以简化的方式传达本专利技术为目的。当然，这些仅仅为实例而非用以限制。举例来说，在以下描述中，在第一特征上方或在第一特征上形成第二特征可包括第二特征与第一特征形成为直接接触的实施例，且也可包括第二特征与第一特征之间可形成有额外特征使得第二特征与第一特征可不直接接触的实施例。此外，本专利技术在各种实例中可使用相同的组件符号和/或字母来指代相同或类似的部件。组件符号的重复使用是为了简单及清楚起见，且并不表示所欲讨论的各个实施例和/或配置本身之间的关系。另外，为了易于描述附图中所示出的一个构件或特征与另一组件或特征的关系，本文中可使用例如“在。。。下”、“在。。。下方”、“下部”、“在…上”、“在…上方”、“上部”及类似术语的空间相对术语。除了附图中所示出的定向之外，所述空间相对术语意欲涵盖组件在使用或操作时的不同定向。设备可被另外定向(旋转90度或在其他定向)，而本文所用的空间相对术语相应地作出解释。根据各种实施例提供多重堆叠(multi-stack，MUST)封装及形成此封装的方法。讨论一些实施例的一些差异。在各种视图及所说明的实施例中，“多重堆叠封装”是指其中二或多层级的组件芯片，各密封于一密封材料中，且其间不具有焊接区域。再者，在本文中，组件芯片的具有连接结构的表面是指各组件芯片的前表面，且相对于所述前表面的表面是后表面。根据一些实施例，后表面也是各组件芯片的半导体基板的表面。可根据堆叠以形成封装的芯片层的数量来量测多重堆叠封装。举例来说，具有两芯片层的多重堆叠封装可指称为两层(two-layer，2L)多重堆叠封装。多重堆叠封装的各层包括并列配置的一或多个芯片。根据本专利技术的实施例，通过堆叠数层半导体组件而形成最终多重堆叠封装。半导体组件可以是预先形成且在中间工艺步骤中被单体化的较小的多重堆叠封装。在此种实施例中，可通过在垂直方向堆叠数个较小的多重堆叠封装而形成最终多重堆叠封装。举例来说，可通过堆叠两层多重堆叠封装及一层(one-layer，1L)多重堆叠封装而形成三层(three-layer，3L)多重堆叠封装。相较于由单一、整体堆叠工艺形成的多重堆叠封装，由数个较小多重堆叠封装形成最终多重堆叠封装可产出具有较低翘曲的最终封装。较小的多重堆叠封装的形成及单体化可减缓较小的多重堆叠封装中的翘曲，并降低最终封装中的整体翘曲。在一些实施例中，在组装较小的多重堆叠封装及组装仅包括已知良好芯片的已知良好封装之前，先测试较小的多重堆叠封装的功能。在中间阶段测试封装，可通过提供停止不良封装的工艺或重工不良封装的机会以提升整体良率。由数个较小的多重堆叠封装形成最终多重堆叠封装也可降低最终封装的脚位面积(footprint)尺寸，此因一层及两层封装各别的封装布线相较于三层封装的封装布线可较小且较简化。据此，实施例可降低组件封装的扇出率(fan-outratio)，例如，组件芯片所占据面积相较于扇出芯片所占据面积的比率。图1是根据一些实施例所示出的集成电路芯片100的剖面图。集成电路芯片100包括基板102、内连线104、芯片连接结构106及介电材料108。集成电路芯片100可以是内存组件，如静态随机存取内存(StaticRandomAccessMemory，SRAM)组件、动态随机存取内存(DynamicRandomAccessMemory，DRAM)组件、闪存(flashmemory)组件等。集成电路芯片100可以是处理组件，如系统芯片(system-on-chip，SoC)、微控制器(microcontroller)、处理器(processo本文档来自技高网...

【技术保护点】
一种多重堆叠层叠式封装结构的形成方法，包括：形成第一堆叠半导体组件于第一承载晶片上；单体化所述第一堆叠半导体组件；胶合所述第一堆叠半导体组件于第二承载晶片；贴合第二半导体组件于所述第一堆叠半导体组件上；密封所述第二半导体组件及所述第一堆叠半导体组件；以及将电性连接形成于并电性耦接于所述第一堆叠半导体组件及所述第二半导体组件。

【技术特征摘要】
2016.05.12 US 15/153,3681.一种多重堆叠层叠式封装结构的形成方法，包括：形成第一堆叠半导体组件于第一承载晶片上；单体化所述第一堆叠半导体组件...

【专利技术属性】
技术研发人员：李其融，苏安治，陈宪伟，黄立贤，陈威宇，杨天中，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71