在IC封装中封装DRAM和SOC制造技术

一种集成电路封装，包括第一存储器裸片、第二存储器裸片、第一基板和第二基板，第一存储器裸片具有第一组连接件，第二存储器裸片布置成邻近第一存储器裸片，第二存储器裸片具有第二组连接件，第一基板具有第一开口和第二开口，第一基板具有第三组连接件和第四组连接件，第三组连接件经由第一开口连接到第一存储器裸片的第一组连接件，第四组连接件经由第二开口连接到第二存储器裸片的第二组连接件，并且第二基板具有设置在其上的第一集成电路。第一基板连接到第二基板，其中第一集成电路设置在第一基板和第二基板之间。

Encapsulation of DRAM and SOC in IC packages

An integrated circuit package includes a first memory die, second memory chip, the first substrate and the second substrate, a first memory chip having a first set of connections, second memory dies arranged adjacent to the first memory chip, second memory chip with second connector, a first substrate having first and second openings. The first substrate has third groups and fourth groups of connector connector, third connector group first opening is connected to the first memory chip of the first group of connections through fourth groups of connections through the second opening connected to the second memory die second group and the second connecting piece, a substrate having a first integrated circuit arranged thereon. The first substrate is connected to the second substrate, wherein the first integrated circuit is disposed between the first substrate and the second substrate.

【技术实现步骤摘要】
【国外来华专利技术】相关申请的交叉引用本申请要求2012年8月21日提交的申请号为13/590,949的美国专利申请的优先权，并且还要求2011年8月23日提交的申请号为61/526,586的美国临时申请以及2011年10月18日提交的申请号为61/548,344的美国临时申请的权益。本申请涉及2009年9月23日提交的申请号为12/565,430的美国申请，其要求以2008年9月23日提交的申请号为61/099,355和2008年12月9日提交的申请号为61/121,018的美国临时申请为优先权。上述申请的公开内容在此被全文引入作为参考。
本公开总体涉及集成电路，更具体地涉及在单个集成电路(IC)封装中封装动态随机存取存储器(DRAM)和片上系统(SOC)。
技术介绍
在此提供的背景描述是为了大致呈现本公开的环境。当前署名的专利技术人的工作，到该工作在本背景部分被描述的程度，以及在提交之时本不能作为现有技术的本说明书的各个方面，既非明确也非隐含地被认为是针对本专利技术的现有技术。动态随机存取存储器(DRAM)产业已经试图解决涉及高性能DRAM的问题，高性能DRAM被用于高端应用处理器，诸如智能电话或平板电脑处理器。如今，产业中正在使用低功率(LP)双倍数据速率(DDR)DRAM，诸如LP-DDR2和DDR3DRAM。在本公开中，术语DDR或DDRx(其中x是大于或等于1的整数)将分别用于表示DDRDRAM或DDRxDRAM。缩写DRAM将被省略以提高可读性。电子器件工程联合会(JEDEC)目前正在讨论LP-DDR3、DDR4以及超宽I/ODRAM。超宽I/ODRAM被期望解决带宽挑战，但是它的代价是需要昂贵的硅穿孔(TSV)技术。除了成本，对于每一代的超宽I/ODRAM，客户将需要利用超宽I/ODRAM来重新设计TSV和/或片上系统(SOC)。
技术实现思路
集成电路封装包括第一存储器裸片、第二存储器裸片、第一基板和第二基板，第一存储器芯片具有第一组连接件，第二存储器裸片布置成邻近第一存储器裸片，第二存储器裸片具有第二组连接件，第一基板具有第一开口和第二开口，第一基板具有第三组连接件和第四组连接件，第三组连接件经由第一开口连接到第一存储器裸片的第一组连接件，第四组连接件经由第二开口连接到第二存储器裸片的第二组连接件，第二基板具有设置在其上的第一集成电路。第一基板连接到第二基板，其中第一集成电路设置在第一基板和第二基板之间。在其它特征中，第三组和第四组连接件中的每组连接件被布置成三排，间距为小于或等于0.4毫米。在其它特征中，第一集成电路是片上系统。第一和第二存储器裸片被设置在所述第一基板的顶部。第一基板被设置在第二基板的顶部。在其它特征中，该集成电路封装还包括热沉，其设置在第一和第二存储器裸片的顶部。在其它特征中，第三组连接件通过键合引线被连接到第一组连接件，并且第二组连接件通过键合引线被连接到第四组连接件。在其它特征中，集成电路封装被配置为连接到印刷电路板上的连接件或第二集成电路的连接件。在其它特征中，第一和第二存储器裸片是双倍数据速率的动态随机存取存储器。在其它特征中，集成电路封装被结合到计算设备中。计算设备包括智能电话、平板电脑、膝上型电脑、个人计算机、电视、或装备盒。在其它特征中，集成电路封装还包括第三存储器裸片、第四存储器裸片、第三基板，第三存储器裸片具有第五组连接件，第四存储器芯片被布置成邻近第三存储器裸片，第四存储器裸片具有第六组连接件，第三基板具有第三开口和第四开口，第三基板具有第七组连接件和第八组连接件，第七组连接件经由第三开口连接到第三存储器裸片的第五组连接件，第八组连接件经由第四开口连接到第四存储器裸片的第六组连接件。在其它特征中，第三基板设置在第一基板的顶部，且第一和第二存储器芯片被设置在第一和第三基板之间。在其它特征中，集成电路封装还包括多个支柱，该支柱可用来将第三基板固定在第一基板的顶部，并在第一和第三基板之间提供连接。在其它特征中，第三和第四存储器裸片设置在第三基板的顶部。根据该详细描述、权利要求和附图，本公开的进一步应用领域将变得明显。该详细描述和具体示例仅用来举例说明而非用于限制本公开的范围。附图说明根据该详细描述和附图，将能更全面地理解本公开，其中：图1描绘了集成电路(IC)封装，其包括使用堆叠式封装(POP)技术的布置在片上系统(SOC)顶部上的动态随机存取存储器(DRAM)封装；图2描绘了IC封装，其包括DRAM封装和以倒装芯片结构布置在封装基板上的SOC；图3A描绘了包括DRAM封装和SOC的IC封装，其中将DRAM封装连接到封装基板的焊球被推向DRAM封装的边缘；图3B描绘了DRAM封装，其包括在DRAM封装每一侧上的三排0.8毫米间距的焊球；图3C描绘了DRAM封装，其包括在DRAM封装单侧上的三排0.4毫米间距的焊球；图3D描绘了0.4毫米间距焊球的一种布置，其中内侧排的每两个焊球的一个焊球被移除；图4A描绘了IC封装，其包括布置在DRAM封装和封装基板之间的中间体，其中SOC布置在封装基板上；图4B描绘了IC封装，其包括DRAM封装以及以倒装芯片结构布置在封装基板上的窗口中的SOC；图4C描绘了IC封装，其包括布置在DRAM封装和封装基板之间的中间体，其中SOC被布置在封装基板上的窗口中；图5A描绘了IC封装的平面图，其包括布置在两个DRAM裸片上的SOC；图5B描绘了IC封装，其包括叠置在SOC顶部的双DRAM封装，该SOC被布置在封装基板上；图6详细地描绘了图5B的IC封装；以及图7描绘了IC封装，其包括叠置在SOC顶部的多个双DRAM封装并且包括热沉，该SOC被布置在封装基板上。具体实施方式低功率(LP)双倍数据速率(DDR)LP-DDR3动态随机存取存储器(DRAM)可以使LP-DDR2DRAM的带宽变成双倍。大多数应用处理器不能达到LP-DDR2的最大承诺性能，因为LP-DDR2的引脚输出是源自LP-DDR1的，其中最初对于速度的要求较不显著。然而，一个重要的特征是能够使用堆叠式封装(POP)的封装方式将DRAM叠置到片上系统(SOC)的顶部。为了使用POP封装将DRAM叠置到SOC的顶部，LP-DDR1的引脚必本文档来自技高网...

【技术保护点】
一种集成电路封装，包括：第一存储器裸片，具有第一组连接件；第二存储器裸片，被设置成邻近所述第一存储器裸片，所述第二存储器裸片具有第二组连接件；第一基板，具有第一开口和第二开口，所述第一基板具有第三组连接件和第四组连接件，所述第三组连接件经由所述第一开口连接到所述第一存储器裸片的所述第一组连接件，所述第四组连接件经由所述第二开口连接到所述第二存储器裸片的所述第二组连接件；以及第二基板，具有设置在其上的第一集成电路；其中所述第一基板连接到所述第二基板，所述第一集成电路设置在所述第一基板和所述第二基板之间。

【技术特征摘要】
【国外来华专利技术】2011.08.23 US 61/526,586;2011.10.18 US 61/548,344;1.一种集成电路封装，包括：
第一存储器裸片，具有第一组连接件；
第二存储器裸片，被设置成邻近所述第一存储器裸片，所述第二
存储器裸片具有第二组连接件；
第一基板，具有第一开口和第二开口，所述第一基板具有第三组
连接件和第四组连接件，所述第三组连接件经由所述第一开口连接到
所述第一存储器裸片的所述第一组连接件，所述第四组连接件经由所
述第二开口连接到所述第二存储器裸片的所述第二组连接件；以及
第二基板，具有设置在其上的第一集成电路；
其中所述第一基板连接到所述第二基板，所述第一集成电路设置
在所述第一基板和所述第二基板之间。
2.根据权利要求1所述的集成电路封装，其中所述第三组连接
件和所述第四组连接件中的每组连接件被布置成间距为小于或等于
0.4毫米的三排。
3.根据权利要求1所述的集成电路封装，其中所述第一集成电
路是片上系统。
4.根据权利要求1所述的集成电路封装，其中所述第一存储器
裸片和所述第二存储器裸片被设置在所述第一基板的顶部上。
5.根据权利要求1所述的集成电路封装，其中所述第一基板被
设置在所述第二基板的顶部上。
6.根据权利要求1所述的集成电路封装，还包括热沉，所述热
沉设置在所述第一存储器裸片和所述第二存储器裸片的顶部上。
7.根据权利要求1所述的集成电路封装，其中所述第三组连接
件通过键合引线被连接到所述第一组连接件；并且其中所述第二组连
接件通...

【专利技术属性】
技术研发人员：S·苏塔尔德加，
申请(专利权)人：马维尔国际贸易有限公司，
类型：发明
国别省市：巴巴多斯;BB