多晶粒堆叠结构制造技术

本发明专利技术提供一种多晶粒堆叠结构，包括垂直堆叠的N个(N≥2)晶粒。每个晶粒包括N个晶粒输入垫，其中在N个输入垫中的特定输入垫是用于该晶粒本身的输入。在底晶粒上方的每个晶粒的特定输入垫通过至少一基底通孔电性连接至底晶粒的特定输入垫以外的不同输入垫，且当其不在与底晶粒相邻的晶粒中时，也通过底晶粒上方的每个下方晶粒的不同输入垫作前述电性连接。底晶粒的特定输入垫电性连接至上方晶粒的至少一个输入垫，所述至少一个输入垫并非任何上方晶粒的特定输入垫，且未电性连接至任何上方晶粒的特定输入垫。

【技术实现步骤摘要】
多晶粒堆叠结构
本专利技术是有关于一种集成电路结构，且特别是有关于一种多晶粒堆叠结构。
技术介绍
多晶粒堆叠结构常应用于需要在缩小的封装尺寸中增加存储器密度及/或装置性能的电子产品。图1示出四晶粒封装(quad-diepackage，简称QDP)类型的传统多晶粒堆叠结构。该多晶粒堆叠结构在晶粒间具有基于晶粒选择(Chip-Select，简称CS)垫(pad)的“阶梯型(ladder-style)”连接。此种结构目前应用于第三代双倍数据速率同步动态随机存取存储器(Double-Data-RateThreeSynchronousDynamicRandomAccessMemory，简称DDR3SDRAM)。请参照图1，此结构包括垂直由下至上堆叠的四个晶粒12、14、16与18。各晶粒12、14、16或18具有四个CS垫，包括：用于该晶粒本身的输入(input)的CS0垫101、用于高一层的晶粒(若存在)的输入的CS1垫103、用于高两层的晶粒(若存在)的输入的CS2垫105，以及用于高三层的晶粒(若存在)的输入的CS3垫107，其中晶粒12、14、16与18的CS垫101、103、105与107是通过基底通孔(through-substratevia，TSV)作阶梯型连接。具体而言，在第i晶粒(i=2～4)14、16或18中，第j个CS垫(j=1～3)101、103或105电性连接至第(i-k)晶粒(k=1～i-1)的第(j+k)个CS垫，但其中j+k≤4。然而，DDR3SDRAM的阶梯型连接会使CS/ZQ垫之间有很大的输入电容(Cin，input-capacitance)差异。此现象很可能归因于各个CS垫的负载(loading)的差异。如图1所示，CS0垫101有0基底通孔/1垫层的负载，CS1垫103有1基底通孔/2垫层的负载，CS2垫105有2基底通孔/3垫层的负载，CS3垫107有3基底通孔/4垫层的负载。也即，相较于第n个CS垫，第(n+1)个CS垫多出1基底通孔/1垫层的负载。
技术实现思路
有鉴于此，本专利技术提供一种多晶粒堆叠结构，其能够降低在晶粒输入垫之间的输入电容(Cin)差异。本专利技术的多晶粒堆叠结构包括N个(N≥2)垂直堆叠的晶粒。每个晶粒包括N个晶粒输入垫(inputpads)，其中有一特定输入垫用于该晶粒本身的输入。在底晶粒上方的每个晶粒的特定垫通过至少一基底通孔(through-substratevia)电性连接至底晶粒的特定输入垫以外的不同输入垫，且当不在与底晶粒相邻的晶粒中时，也通过底晶粒上方的每个下方晶粒的不同输入垫作上述电性连接。底晶粒的特定输入垫电性连接至上方的单或多个晶粒的至少一个输入垫，所述至少一个输入垫并非任何上方晶粒的特定输入垫，且未电性连接至任何上方晶粒的特定输入垫。在一实施例中，所述晶粒输入垫是晶粒选择(CS)垫。在一实施例中，所述至少一基底通孔包括至少一硅通孔(through-siliconvia)。在一实施例中，所述N个晶粒包括动态随机存取存储器(DRAM)晶粒，其例如是DDR3SDRAM晶粒。由于底晶粒的特定输入垫电性连接至上方的单或多个晶粒的至少一个输入垫，所述至少一个输入垫并非任何上方晶粒的特定输入垫，且未电性连接任何上方晶粒的特定输入垫，因此至少可降低底晶粒(在现有技术中具有最低Cin)的特定输入垫与上方晶粒的特定输入垫之间的Cin差异。因此，本专利技术可减少外部输入CS信号的变异以降低晶粒对晶粒的CS针脚安装/维持时间(setup/holdingtiming)的变异，并减少使用ZQ垫的校正(calibration)结果的变异。当晶粒的晶粒输入垫具有前述阶梯型连接时，甚至可使所有晶粒的特定输入垫具有实质相同的Cin或实质上无Cin差异。此种实施例如下所述。N个晶粒包括由下至上的第一至第N晶粒，其中第一晶粒为底晶粒。在每个晶粒中，N个输入垫包括依序排列的第一至第N输入垫，其中第一输入垫用于该晶粒本身的输入。在各第i晶粒(i=2～N)中，第j输入垫(j=1～N-1)电性连接各第(i-k)晶粒的第(j+k)垫输入，但其中j+k≤N。第一晶粒的特定输入垫通过在第一晶粒中的基底通孔电性连接第二晶粒的第N输入垫。各第m晶粒(m=2～N-1)中的特定输入垫也通过在第m晶粒中的基底通孔电性连接第(m+1)晶粒的第N输入垫。第N晶粒的特定输入垫也电性连接在第N晶粒中第N输入垫上方的基底通孔。在上述实施例中，所述晶粒输入垫例如是晶粒选择垫。在上述实施例中，各第m晶粒的所述特定输入垫可通过下述电路电性连接至第(m+1)晶粒的第N输入垫，此电路包括在所述第m晶粒中的金属层的延伸部与基底通孔。在上述实施例中，N例如等于4。在上述实施例中，所述至少一基底通孔可包括至少一硅通孔。在上述实施例中，所述N个晶粒可包括DRAM晶粒。所述DRAM晶粒可包括DDR3SDRAM晶粒。在以上实施例中，因为每个晶粒的特定输入垫电性连接至相同数目的其他输入垫与相同数目的TSV，所以在晶粒的特定输入垫之间实质上没有Cin差异。为让本专利技术的上述与其他目标、特征与优点能更明显易懂，将在下文伴随附图详细描述较佳实施例。附图说明图1示出四晶粒封装(quad-diepackage，简称QDP)类型的传统多晶粒堆叠结构；图2示出本专利技术一实施例的QDP型多晶粒堆叠结构。附图标记说明：12、14、16、18：晶粒；101、103、105、107、CS0、CS1、CS2、CS3：输入垫；100、110、120：金属层；110a：延伸部；130：基底通孔；140：焊球；150：箭头。具体实施方式下文将以实施例进一步解释本专利技术，其并不意图为限制本专利技术的范畴。举例来说，虽然在实施例中N等于4，但N也可小于或大于4，例如2或8。图2示出本专利技术一实施例的QDP型多晶粒堆叠结构。该多晶粒堆叠结构在晶粒间具有基于CS(Chip-Select)垫的阶梯式连接。在晶粒12、14、16与18的每一者中，金属层100已经被定义成CS0垫101、CS1垫103、CS2垫105、CS3垫107、以及其他接触垫(未示出，包括ZQ垫等)，金属层110可以是晶粒12、14、16或18的第三金属层(M3)。阶梯型连接将在以下详细描述。在第二晶粒14中，用于第二晶粒14的输入的做为前述特定输入垫的CS0垫101通过以下的导电路径电性连接至第一晶粒12的CS1垫103：焊球140、第一晶粒12中的TSV130、第一晶粒12中的第一金属(M1)层120、第一晶粒12中的第二金属(M2)层110，以及分别位在第二晶粒14的CS0垫101与焊球140之间、焊球140与TSV130之间、M1层120与M2层110之间、M2层110与第一晶粒12的CS1垫103之间的特定的中间金属层及插塞。此种连接结构可视为一阶阶梯(1-stepladder)。为描述简洁起见，以下叙述将不提及导电路径中对输入电容影响较小的焊球140、M1层120、M2层110、中间金属层及插塞。在第三晶粒16中，CS0垫101通过第二晶粒14中的TSV130与第二晶粒14的CS1垫103电性连接，且通过第一晶粒12中的TSV130与第一晶粒12的CS2垫105电性连接。此种连接结构可视为二阶阶本文档来自技高网...

【技术保护点】
一种多晶粒堆叠结构，其特征在于，包括N个(N≥2)垂直堆叠的晶粒，其中，每个晶粒包括N个晶粒输入垫，其中在所述N个输入垫中有一特定输入垫用于所述晶粒本身的输入，在底晶粒上方的每个晶粒的所述特定输入垫通过至少一基底通孔电性连接至所述底晶粒的所述特定输入垫以外的不同输入垫，且当不在与所述底晶粒相邻的晶粒中时，也通过所述底晶粒上方的每个下方晶粒的不同输入垫达成上述电性连接，以及所述底晶粒的所述特定输入垫电性连接至上方晶粒的至少一个输入垫，所述至少一个输入垫并非任何上方晶粒的所述特定输入垫，且未电性连接至任何上方晶粒的所述特定输入垫。

【技术特征摘要】
2013.10.03 US 14/044,8791.一种多晶粒堆叠结构，其特征在于，包括N个(N≥2)垂直堆叠的晶粒，其中，每个晶粒包括N个晶粒输入垫，其中在所述N个输入垫中有一特定输入垫用于所述晶粒本身的输入，在底晶粒上方的每个晶粒的所述特定输入垫通过至少一基底通孔电性连接至所述底晶粒的所述特定输入垫以外的不同输入垫，且当不在与所述底晶粒相邻的晶粒中时，也通过所述底晶粒上方的每个下方晶粒的不同输入垫达成上述电性连接，以及所述底晶粒的所述特定输入垫电性连接至上方晶粒的至少一个输入垫，所述至少一个输入垫并非任何上方晶粒的所述特定输入垫，且未电性连接至任何上方晶粒的所述特定输入垫，其中，所述N个晶粒包括由下至上的第一至第N晶粒，其中第一晶粒即为所述底晶粒，在每个晶粒中，所述N个输入垫包括依序排列的第一至第N输入垫，其中第一输入垫即是用于所述晶粒本身的输入的所述特定输入垫，在各第i晶粒(i＝2～N)中，第j输入垫(j＝1～N-1)电性连接至各第(i-k)晶粒(k＝1～i-1)的第(j+k...

【专利技术属性】
技术研发人员：梁杰，铃木孝太郎，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：中国台湾;71