半导体存储装置制造方法及图纸

本文提供了一种半导体存储装置。该半导体存储装置可以包括：存储单元阵列，所述存储单元阵列包括多个页面；电压供应单元，所述电压供应单元被配置为向所述多个页面提供操作电压；多个页面缓冲器，所述多个页面缓冲器联接至所述存储单元阵列的多条位线并且被配置为响应于页面缓冲器感测信号来控制和感测流过所述多条位线的电流；以及控制逻辑，所述控制逻辑被配置为控制所述电压供应单元和所述多个页面缓冲器，使得所述多个页面依次被编程，并且在编程操作的编程验证操作期间根据所述多个页面的编程顺序来控制所述页面缓冲器感测信号的电位电平。

Semiconductor memory device

A semiconductor memory device is provided in this paper. The semiconductor memory device may include a memory cell array, the memory cell array includes a plurality of pages; the voltage supply unit, the voltage supply unit is configured to provide the operating voltage to the plurality of pages; a plurality of page buffers, the plurality of page buffers coupled to the plurality of memory cell array a bit line and configured to respond to the page buffer sensing signal control and sensing current flowing through the plurality of bit lines; and the control logic, the control logic is configured to control the voltage supply unit and a plurality of page buffers, such that the plurality of pages are programming. And in the programming operation is validated during operation according to the plurality of page programming sequence to control the page buffer sense potential level signal.

【技术实现步骤摘要】
半导体存储装置
本专利技术的各实施方式总体涉及半导体电子装置，且更具体地，涉及半导体存储装置。
技术介绍
半导体装置，具体地，半导体存储装置被分类成易失性存储装置和非易失性存储装置。即使在供电中断时，虽然读写速度相对较慢，但非易失性存储装置可以保持其中存储的数据。因此，当需要存储无论向存储装置的供电状态如何都必须保持的数据时，通常使用非易失性存储装置。非易失性存储装置的代表性示例包括只读存储器(ROM)、掩蔽型ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。闪存被分类为NOR和NAND存储器。闪存将RAM的可编程和可擦除数据的优点与ROM的即使在电力中断时也能够保持存储在其中的数据的优点两者相结合。闪存广泛用作诸如数码相机、个人数字助理(PDA)和MP3的便携式电子装置的存储介质。
技术实现思路
本专利技术的各实施方式致力于一种半导体存储装置，该半导体存储装置在程序验证操作和读取操作期间改善存储单元的电流特性的差异，由此增强操作的可靠性。本公开的一种实施方式提供了一种半导体存储装置，该半导体存储装置包括：存储单元阵列，所述存储单元阵列包括多个页面；电压供应单元，所述电压供应单元被配置为向所述多个页面提供操作电压；多个页面缓冲器，所述多个页面缓冲器联接至所述存储单元阵列的多条位线并且被配置为响应于页面缓冲器感测信号来控制和感测流过所述多条位线的电流；以及控制逻辑，所述控制逻辑被配置为控制所述电压供应单元和所述多个页面缓冲器，使得所述多个页面依次被编程，并且在编程操作的编程验证操作期间根据所述多个页面的编程顺序来控制所述页面缓冲器感测信号的电位电平。本公开的另一实施方式提供了一种半导体存储装置，该半导体存储装置包括：存储单元阵列，所述存储单元阵列包括多个页面；电压供应单元，所述电压供应单元被配置为向所述多个页面提供操作电压；多个页面缓冲器，所述多个页面缓冲器联接至所述存储单元阵列的多条位线并且被配置为响应于页面缓冲器感测信号来控制和感测流过所述多条位线的电流；以及控制逻辑，所述控制逻辑被配置为在读取操作期间根据所述多个页面当中的所选页面的位置来控制所述页面缓冲器感测信号的电位电平。本公开的另一实施方式提供了一种半导体存储装置，该半导体存储装置包括：存储单元阵列，所述存储单元阵列包括多个页面；电压供应单元，所述电压供应单元被配置为向所述多个页面提供操作电压；多个页面缓冲器，所述多个页面缓冲器联接至所述存储单元阵列的多条位线并且被配置为响应于页面缓冲器感测信号来控制和感测流过所述多条位线的电流；以及控制逻辑，所述控制逻辑被配置为根据所述存储单元阵列的温度来控制所述页面缓冲器感测信号的电位电平。附图说明现在，下文将参照附图更全面地描述示例实施方式，在附图中：图1是例示根据本专利技术的实施方式的半导体存储装置的框图；图2是例示根据本专利技术的实施方式的图1的任一存储块的构造的电路图；图3是例示根据本专利技术的实施方式的页面缓冲器的示例构造的电路图；图4是例示根据本专利技术的实施方式的半导体存储装置的编程操作的流程图；图5是例示根据本专利技术的实施方式的半导体存储装置的编程操作和读取操作的流程图；图6是详细例示在图3中例示的页面缓冲器的操作方法的时序图；图7是例示根据本专利技术的实施方式的页面缓冲器感测信号和电流感测信号的示图；图8是示出根据本专利技术的实施方式的包括图1的半导体存储装置的存储系统的框图；图9是示出根据本专利技术的实施方式的图8的存储系统的应用示例的框图；以及图10是示出根据本专利技术的实施方式的包括参照图9例示的存储系统的计算系统的框图。具体实施方式在下文中，将参照附图更详细地描述本专利技术的实施方式。但是，我们注意到，本专利技术可以以不同的其它形式来实施，并且不应被解释为仅限于本文阐述的实施方式。而是，提供这些实施方式使得本公开将是充分且完整的，并且将向本领域技术人员充分传达示例实施方式的范围。我们注意到，本文参照实施方式和中间结构的简化示意性示例图来描述实施方式。这样，例如作为制造技术和/或容差的结果，将预期根据示例图的形状的改变。因此，实施方式不应被理解为限于本文示出的具体形状和尺寸，而是可以包括例如由于制造而导致的形状的偏差。另外，在附图中，为清晰起见，可能夸大了各个元件层和区域的长度和尺寸。在附图中，类似的附图标记表示类似的元件。诸如“第一”和“第二”的术语可以用来描述各部件，但是它们不应限制各部件。这些术语仅用于将一个部件与其它部件区分开的目的。例如，在不偏离本专利技术的精神和范围的情况下，第一部件可以被称为第二部件，并且第二部件也可以被称为第一部件等。另外，“和/或”可以包括所述部件中的任一个或组合。此外，只要在句子中没有具体说明，单数形式就可以包括复数形式。还应注意，在本说明书中，“连接/联接”指的是一个部件不仅直接联接另一部件，而且还可以通过中间部件间接联接另一部件。另外，“直接连接/直接联接”指的是一个部件直接联接另一部件而没有中间部件。本文中使用的术语的目的仅是描述具体实施方式，而不意在限制本专利技术。还将理解，当在本说明书中使用术语“包括”、“包括有”、“包含”和“包含有”时，这些术语表示存在所述元件并且不排除存在或增加一个或更多个其它元件。除非另有定义，否则本文中使用的所有术语(包括技术术语和科学术语)都具有本专利技术所属领域的普通技术人员考虑到本专利技术所通常理解的相同含义。还将理解的是，诸如常用词典中定义的那些术语的术语应被解释为具有与它们在本专利技术的上下文和相关领域中的含义一致的含义，并且将不能从理想化或者过于形式化的意义上去解释，除非在这里明确这样定义。在以下描述中，阐述了许多具体细节以提供对本专利技术的彻底理解。不具有一些细节或所有这些具体细节也可以实现本专利技术。在其它情况下，没有详细描述公知过程结构和/或过程以免不必要地使本专利技术不清楚。还应注意，在一些情况下，除非另有明确说明，否则如对相关领域技术人员显而易见的将是，与一种实施方式相关地描述的元素(也称为特征)可以单独使用或与其它实施方式的其它元素相结合地使用。在下文中，将参照附图详细描述本专利技术的各实施方式。图1是例示根据本专利技术的实施方式的半导体存储装置的框图。参照图1，半导体存储装置100包括存储单元阵列110、外围电路120、130和150以及控制逻辑140。外围电路120、130和150包括电压供应单元115和页面缓冲器电路130。电压供应单元115包括地址解码器120和电压生成单元150。存储单元阵列110包括多个存储块110MB。多个存储块110MB通过多条字线WL联接至地址解码器120。多个存储块110MB通过多条位线BL1至BLk联接至页面缓冲器电路130。存储块110MB中的每一个包括多个存储单元。在实施方式中，多个存储单元可以是非易失性存储单元。多个存储单元当中的联接至相同字线的存储单元被定义为一个页面。存储单元阵列110可以在每个块中被配置有多个页面。另外，存储单元阵列110的存储块110MB中的每一个包括多个单元串。每个单元串包括在位线与源极线之间串联联接的漏极选择晶体管、本文档来自技高网...

【技术保护点】
一种半导体存储装置，该半导体存储装置包括：存储单元阵列，所述存储单元阵列包括多个页面；电压供应单元，所述电压供应单元适用于向所述多个页面提供操作电压；多个页面缓冲器，所述多个页面缓冲器联接至所述存储单元阵列的多条位线并且适用于响应于页面缓冲器感测信号来控制和感测流过所述多条位线的电流；以及控制逻辑，所述控制逻辑适用于控制所述电压供应单元和所述多个页面缓冲器，使得所述多个页面依次被编程，并且在编程验证操作期间根据所述多个页面的编程顺序来控制所述页面缓冲器感测信号的电位电平。

【技术特征摘要】
2016.05.04 KR 10-2016-00555231.一种半导体存储装置，该半导体存储装置包括：存储单元阵列，所述存储单元阵列包括多个页面；电压供应单元，所述电压供应单元适用于向所述多个页面提供操作电压；多个页面缓冲器，所述多个页面缓冲器联接至所述存储单元阵列的多条位线并且适用于响应于页面缓冲器感测信号来控制和感测流过所述多条位线的电流；以及控制逻辑，所述控制逻辑适用于控制所述电压供应单元和所述多个页面缓冲器，使得所述多个页面依次被编程，并且在编程验证操作期间根据所述多个页面的编程顺序来控制所述页面缓冲器感测信号的电位电平。2.根据权利要求1所述的半导体存储装置，其中，所述控制逻辑控制所述页面缓冲器感测信号的电位电平，使得针对具有靠后的编程顺序的所选页面来提高所述页面缓冲器感测信号的电位电平。3.根据权利要求1所述的半导体存储装置，其中，所述控制逻辑根据所述编程顺序来控制所述页面缓冲器感测信号的使能时段。4.根据权利要求3所述的半导体存储装置，其中，所述控制逻辑控制所述页面缓冲器感测信号的使能时段，使得随着所述编程顺序靠后，所述使能时段增大。5.根据权利要求1所述的半导体存储装置，其中，所述控制逻辑根据所述编程顺序来控制电流感测信号的电位电平和所述电流感测信号的使能时段。6.根据权利要求1所述的半导体存储装置，其中，所述多个页面缓冲器中的每一个包括：页面缓冲器感测单元，所述页面缓冲器感测信号被施加至所述页面缓冲器感测单元；箝位电路单元，所述箝位电路单元通过电流感测节点联接至所述页面缓冲器感测单元；以及电流确定电路单元，所述电流确定电路单元适用于接收内部电压并且控制要响应于所述电流感测节点的电位电平而输出的电流，其中，所述电流确定电路单元包括：选通开关单元，所述选通开关单元适用于接收内部电力且控制所述电流并且根据所述编程顺序来控制要施加至所述选通开关单元的感测放大器选通信号的使能时段。7.根据权利要求1所述的半导体存储装置，其中，在所述编程验证操作的位线预充电操作期间，所述控制逻辑控制所述页面缓冲器感测信号的电位电平和所述页面缓冲器感测信号的使能时段，使得随着所述编程顺序靠后，所述页面缓冲器感测信号的电位电平提高并且所述页面缓冲器感测信号的使能时段增大。8.根据权利要求1所述的半导体存储装置，其中，所述控制逻辑根据所述存储单元阵列的温度来控制所述页面缓冲器感测信号的电位电平。9.根据权利要求8所述的半导体存储装置，其中，所述控制逻辑控制所述页面缓冲器感测信号的电位电平，使得随着所述存储单元阵列的温度降低，所述页面缓冲器感测信号的电位电平提高，并且随着所述存储单元阵列的温度升高，所述页面缓冲器感测信号的电位电平降低。10.一种半导体存储装置，该半导体存储装置包括：存储单元阵列，所述存储单元阵列包括多个页面；电压供应单元，所述电压供应单元适用于向所述多个页面提供操作电压；多个页面缓冲器，所述多个页面缓冲器联接至所述存储单元阵列的多条位线并且适用于响应于页面缓冲器感测信号来控制和感测流过所述多条位线的电流；以及控制逻辑，所述控制逻辑适用于在读取操作期间根据所述多个页面当中的所选页面的位置来控制所述页面缓冲器感测信号的电位电平。11.根据权利要求10所述的半导体存储装置，其中，所述控制逻辑控制所述...

【专利技术属性】
技术研发人员：李元熙，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR