一种可配位宽的嵌入式存储器制造技术

本发明专利技术涉及一种集成电路存储系统，更具体来说是一种可配置位宽的嵌入式存储器。包括，第一存储阵列、第二存储阵列、第三存储阵列和第四存储阵列，分别与四个存储阵列连接的读写接口模块，与读写接口模块连接的位宽多路选择器，与位宽多路选择器连接的输入和输出模块，以及四个读写控制和译码模块，本发明专利技术结构将存储阵列划分为四块，减小了单块存储阵列的字线、位线长度，有利于提高大容量嵌入式存储器的读写速度，同时支持更加灵活的位宽配置，也不会过多增加产品的硬件开销，从而不会影响存储器的性能。

A kind of embedded memory with width

The invention relates to an integrated circuit storage system, more specifically a configurable embedded memory bit. Including the first memory array, second memory array, third memory array and fourth memory array are respectively connected with four memory array reader interface module, and interface multiplexer read-write interface module is connected, connected with the bit multiplexer input and output module, and four to read and write control and decoding module. The structure of the invention the memory array is divided into four blocks, reduced word line, single block memory array bit line length, is conducive to improve the capacity of embedded memory read and write speed, and support more flexible interface configuration, also will not be too much to increase the product's hardware overhead, so as not to affect the performance of memory.

【技术实现步骤摘要】
一种可配位宽的嵌入式存储器
本专利技术涉及一种集成电路存储系统，更具体来说是一种可配置位宽的嵌入式存储器。
技术介绍
嵌入式存储器是一种在电子系统中得到广泛应用的电路模块，主要用于较大规模数据的存储和交换。随着信息化时代的推进，嵌入式系统的功能需求变得复杂多变，相对单一的功能模式早已不能满足实际应用需求，嵌入式系统包括要求存储系统支持可配位宽、可配读写模式、可选FIFO、可选内部检测校验等。在嵌入式系统中引入块存储器这一IP硬核，可以解决嵌入式系统中逻辑资源的性能和功能限制问题，使得嵌入式系统得以更好地支持数字电路设计中对于大规模、高速及低功耗的要求。虽然嵌入式存储器早已应用于数字系统，但是很少有研究是基于优化该嵌入硬核本身的。现代大规模数据存储和交换对嵌入式系统的要求不断提高，由于其较大规模的存储容量和内部控制信号传输的异步复杂性，使得对传输距离较长的控制信号和数据来说，无论从速度还是可靠性上都成为嵌入式存储器的制约因素。同时，单纯对单一嵌入式存储块进行位宽选择，随着要求的总位宽增大，位宽选择逻辑电路级数变多，增大了数据通路的延时。
技术实现思路
本专利技术要解决的技术问题是提供一种可配位宽的嵌入式存储器，在增加存储器位宽的同时，不影响存储器的性能。为了解决上述技术问题，本专利技术包括：第一存储阵列、第二存储阵列、第三存储阵列和第四存储阵列，用于数据的存储；分别与第一存储阵列、第二存储阵列、第三存储阵列和第四存储阵列连接的第一读写接口模块、第二读写接口模块，第三读写接口模块和第四读写接口模块，用于读写存储阵列中的数据；与第一读写接口模块连接的第一输入位宽多路选择器、第二输入位宽多路选择器、第二高位输出位宽多路选择器和第四高位输出位宽多路选择器；与第二读写接口模块连接的第一输入位宽多路选择器、第二输入位宽多路选择器、第一高位输出位宽多路选择器和第三高位输出位宽多路选择器；与第三读写接口模块连接的第三输入位宽多路选择器、第四输入位宽多路选择器、第一低位输出位宽多路选择器和第三低位输出位宽多路选择器；与第四读写接口模块连接的第三输入位宽多路选择器、第四输入位宽多路选择器、第二低位输出位宽多路选择器和第四低位输出位宽多路选择器，上述多路选择器用于对接入的端口进行位宽选择；与第一输入位宽多路选择器连接的第一端口高位输入模块，与第二输入位宽多路选择器连接的第而端口高位输入模块，与第三输入位宽多路选择器连接的第一端口低位输入模块，与第四输入位宽多路选择器连接的第二端口低位输入模块；与第一高位输出位宽多路选择器和第二高位输出位宽多路选择器连接的第一端口高位输出模块，与第三高位输出位宽多路选择器和第四高位输出位宽多路选择器连接的第二端口高位输出模块；与第一低位输出位宽多路选择器和第二低位输出位宽多路选择器连接的第一端口低位输出模块，与第三低位输出位宽多路选择器和第四低位输出位宽多路选择器连接的第二端口低位输出模块；用于实现第一端口和第二端口输入和输出的不同模式。以及读写控制和译码模块组，包括四个读写控制和译码模块，分别与第一存储阵列、第二存储阵列、第三存储阵列和第四存储阵列连接，用于产生嵌入式存储器的读写时序及对存储阵列进行行列译码。本专利技术结构将存储阵列划分为四块，减小了单块存储阵列的字线、位线长度，有利于提高大容量嵌入式存储器的读写速度，同时支持更加灵活的位宽配置，也不会过多增加产品的硬件开销。附图说明图1为一种嵌入式可配位宽的存储器的结构示意图；图2为一种嵌入式可配位宽的存储器全位宽配置的方法示意图。图3为一种嵌入式可配位宽的存储器真双端口配置的方法示意图。图4为一种嵌入式可配位宽的存储器输入位宽多路选择和输出位宽多路选择的方法示意图。图5为一种嵌入式可配位宽的存储器兼容模式位宽配置的方法示意图。具体实施方式本专利技术所列举的实施例，只是用于帮助理解本专利技术，不应理解为对本专利技术保护范围的限定，对于本
的普通技术人员来说，在不脱离本专利技术思想的前提下，还可以对本专利技术进行改进和修饰，这些改进和修饰也落入本专利技术权利要求保护的范围内。如图1所示，本专利技术介绍的一种嵌入式可配位宽的存储器，它将传统的存储器划分为第一存储阵列、第二存储阵列、第三存储阵列和第四存储阵列四个存储阵列，用于数据的存储；分别与第一存储阵列、第二存储阵列、第三存储阵列和第四存储阵列连接的第一读写接口模块、第二读写接口模块，第三读写接口模块和第四读写接口模块，用于读写各个存储阵列中的数据；与第一读写接口模块连接的第一输入位宽多路选择器、第二输入位宽多路选择器、第二高位输出位宽多路选择器和第四高位输出位宽多路选择器；与第二读写接口模块连接的第一输入位宽多路选择器、第二输入位宽多路选择器、第一高位输出位宽多路选择器和第三高位输出位宽多路选择器；与第三读写接口模块连接的第三输入位宽多路选择器、第四输入位宽多路选择器、第一低位输出位宽多路选择器和第三低位输出位宽多路选择器；与第四读写接口模块连接的第三输入位宽多路选择器、第四输入位宽多路选择器、第二低位输出位宽多路选择器和第四低位输出位宽多路选择器；所述四组输入位宽多路选择器在不同的位宽配置下，分别对所连接的两个端口中的输入模块进行位宽选择，且在非全位宽配置下，采用位扩展方式进行数据位传输；所述四组高位输出位宽多路选择器和四组低位输出位宽多路选择器分别对第一端口和第二端口中的输出模块进行位宽选择，且所述输出位宽多路选择器区分高低位，用于高低位的奇偶校验选通。与第一输入位宽多路选择器连接的第一端口高位输入模块，与第二输入位宽多路选择器连接的第二端口高位输入模块，与第三输入位宽多路选择器连接的第一端口低位输入模块，与第四输入位宽多路选择器连接的第二端口低位输入模块；与第一高位输出位宽多路选择器和第二高位输出位宽多路选择器连接的第一端口高位输出模块，与第三高位输出位宽多路选择器和第四高位输出位宽多路选择器连接的第二端口高位输出模块；与第一低位输出位宽多路选择器和第二低位输出位宽多路选择器连接的第一端口低位输出模块，与第三低位输出位宽多路选择器和第四低位输出位宽多路选择器连接的第二端口低位输出模块；所述第一端口高位输入模块和第二端口高位输入模块对应于第一存储阵列和第二存储阵列，第一端口低位输入模块和第二端口低位输入模块对应于第三存储阵列和第四存储阵列，通过不同组合可实现不同工作模式，且所述模式不限于真双口和简单双端口模式；所述输出模块用于实现输出端口的不同模式，且所述模式不限于真双口和简单双端口模式。本专利技术还包括读写控制和译码模块组，包括四个读写控制和译码模块，分别与第一存储阵列、第二存储阵列、第三存储阵列和第四存储阵列连接，用于产生嵌入式存储器的读写时序及对存储阵列进行行列译码。如图2所示，本专利技术共有四组数据通路，第一数据通路为第一端口高位输入模块、第一输入位宽多路选择器、第一读写接口模块、高位输出位宽多路选择器和第一端口高位输出模块依次连接形成，其余三组数据通路与其结构相同，只是输入输出端口不同，其中输入输出多路选择器都配置为全位宽模式。该配置模式下输入输出端口是一一对应的，实际应用中只要确保对应关系，可以任意调整端口的高低位顺序。由于该模式占用了输入输出的所有端口，只能单端口输入、单端口输出，是一种简单双端口模式。如图3本文档来自技高网...

【技术保护点】
一种可配位宽的嵌入式存储器，其特征在于，包括，第一存储阵列、第二存储阵列、第三存储阵列和第四存储阵列，用于数据的存储；分别与第一存储阵列、第二存储阵列、第三存储阵列和第四存储阵列连接的第一读写接口模块、第二读写接口模块，第三读写接口模块和第四读写接口模块，用于读写存储阵列中的数据；与第一读写接口模块连接的第一输入位宽多路选择器、第二输入位宽多路选择器、第二高位输出位宽多路选择器和第四高位输出位宽多路选择器；与第二读写接口模块连接的第一输入位宽多路选择器、第二输入位宽多路选择器、第一高位输出位宽多路选择器和第三高位输出位宽多路选择器；与第三读写接口模块连接的第三输入位宽多路选择器、第四输入位宽多路选择器、第一低位输出位宽多路选择器和第三低位输出位宽多路选择器；与第四读写接口模块连接的第三输入位宽多路选择器、第四输入位宽多路选择器、第二低位输出位宽多路选择器和第四低位输出位宽多路选择器，上述多路选择器用于对接入的端口进行位宽选择；与第一输入位宽多路选择器连接的第一端口高位输入模块，与第二输入位宽多路选择器连接的第而端口高位输入模块，与第三输入位宽多路选择器连接的第一端口低位输入模块，与第四输入位宽多路选择器连接的第二端口低位输入模块；与第一高位输出位宽多路选择器和第二高位输出位宽多路选择器连接的第一端口高位输出模块，与第三高位输出位宽多路选择器和第四高位输出位宽多路选择器连接的第二端口高位输出模块；与第一低位输出位宽多路选择器和第二低位输出位宽多路选择器连接的第一端口低位输出模块，与第三低位输出位宽多路选择器和第四低位输出位宽多路选择器连接的第二端口低位输出模块；用于实现第一端口和第二端口输入和输出的不同模式；以及读写控制和译码模块组，包括四个读写控制和译码模块，分别与第一存储阵列、第二存储阵列、第三存储阵列和第四存储阵列连接，用于产生嵌入式存储器的读写时序及对存储阵列进行行列译码。...

【技术特征摘要】
1.一种可配位宽的嵌入式存储器，其特征在于，包括，第一存储阵列、第二存储阵列、第三存储阵列和第四存储阵列，用于数据的存储；分别与第一存储阵列、第二存储阵列、第三存储阵列和第四存储阵列连接的第一读写接口模块、第二读写接口模块，第三读写接口模块和第四读写接口模块，用于读写存储阵列中的数据；与第一读写接口模块连接的第一输入位宽多路选择器、第二输入位宽多路选择器、第二高位输出位宽多路选择器和第四高位输出位宽多路选择器；与第二读写接口模块连接的第一输入位宽多路选择器、第二输入位宽多路选择器、第一高位输出位宽多路选择器和第三高位输出位宽多路选择器；与第三读写接口模块连接的第三输入位宽多路选择器、第四输入位宽多路选择器、第一低位输出位宽多路选择器和第三低位输出位宽多路选择器；与第四读写接口模块连接的第三输入位宽多路选择器、第四输入位宽多路选择器、第二低位输出位宽多路选择器和第四低位输出位宽多路选择器，上述多...

【专利技术属性】
技术研发人员：杨超，王澧，刘俊池，胡凯，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：江苏,32