非易失性存储装置制造方法及图纸

提供具备噪声耐受性高的防误写入功能的非易失性存储装置。采用了这样的结构：具备在时钟端子并联连接的开关和噪声滤波器电路，当时钟脉冲监视器电路比较从时钟端子输入的时钟数和规定数而检测到时钟数的异常时，切换到使开关截止而使噪声滤波器电路有效的噪声对策模式。

【技术实现步骤摘要】
非易失性存储装置
本专利技术涉及非易失性存储装置，更详细而言涉及防止非易失性存储装置的误写入的功能。
技术介绍
图3是现有的非易失性存储装置的写入电路的框图。现有的写入电路40具备：控制电路41；时钟计数器42；越程（overrun）检测电路43；状态寄存器44；以及输出电路45。以串行接口进行通信的非易失性存储装置，通过如以下的处理向存储器单元写入数据。在使芯片选择（CS）信号有效后，若向时钟（SCK）端子输入时钟，则同时向数据输入（DI）端子依次输入写入指令、地址、写入数据。而且，若使CS信号无效而经过既定写入时间，则结束对存储器单元的数据写入处理。越程检测电路43比较从控制电路41取得的既定时钟数和从时钟计数器42取得的实际时钟数。在此，向SCK端子混入噪声从而时钟数变得比规定数多的情况下，越程检测电路43检测出越程，在状态寄存器44设置越程检测标志。然后，非易失性存储装置取消写入处理。另外，状态寄存器44的越程检测标志通过输出电路45向数据输出（DO）端子输出，从而能够使外部的主机（master）侧识别时钟的越程。而且，通过越程检测标志因CS信号的再输入等而复位，因此主机能够重新进行写入处理。现有技术文献专利文献专利文献1：日本特开2005－71512号公报。
技术实现思路
专利技术要解决的课题然而，现有的非易失性存储装置由于在重新进行的写入处理中，其噪声耐受性不变，因此同样具有写入处理失败的可能性高、重复几次相同处理而写入处理时间会变长的问题。本专利技术为解决以上那样的课题而构思，用于实现噪声耐受性高的防误写入功能。用于解决课题的方案为了解决现有的课题，本专利技术的具备防误写入功能的非易失性存储装置采用如下的结构。一种非易失性存储装置，其特征在于，具备：在时钟端子并联连接的第一开关和第一噪声滤波器电路；根据从数据输入端子输入的数据对指令进行解码的指令解码器电路；比较从所述时钟端子输入的时钟数和规定数而检测时钟数的异常、若检测到异常则输出异常检测信号的时钟脉冲监视器电路；接受所述异常检测信号而设置异常检测标志的时钟脉冲监视器寄存器；将所述异常检测标志向外部输出的输出电路；以及按照所述异常检测标志切换第一状态和第二状态的模式选择电路，所述第一状态是所述第一开关导通而所述第一噪声滤波器电路无效，所述第二状态是所述第一开关截止而所述第一噪声滤波器电路有效，所述异常检测标志被设置后的数据读取期间为所述第二状态。专利技术效果依据本专利技术的具备防误写入功能的非易失性存储装置，以在CS端子和SCK端子具备噪声滤波器电路，在重新进行写入处理前使噪声滤波器电路有效的方式构成，因此提高非易失性存储装置的噪声耐受性。因而，能够提高写入处理的成功的可能性，并能缩短写入处理时间。附图说明图1是本实施方式的非易失性存储装置的写入电路的框图。图2是示出本实施方式的非易失性存储装置的写入电路的动作的时间图。图3是现有的非易失性存储装置的写入电路的框图。具体实施方式以下，参照附图，对本实施方式进行说明。图1是本实施方式的非易失性存储装置的写入电路的框图。本实施方式的写入电路10具备：时钟脉冲监视器电路11；指令解码器电路12；时钟脉冲监视器寄存器13；输出电路14；模式选择电路（D型触发器及AND电路）15；噪声滤波器电路16及18；以及开关电路17及19。噪声滤波器电路16和开关电路17并联连接，在芯片选择（CS）端子与时钟脉冲监视器电路11及指令解码器电路12的第一输入端子之间设置。噪声滤波器电路18和开关电路19在时钟（SCK）端子与时钟脉冲监视器电路11及指令解码器电路12的第二输入端子之间设置。指令解码器电路12在数据输入（DI）端子连接有第三输入端子。时钟脉冲监视器电路11的输出端子与时钟脉冲监视器寄存器13的输入端子连接。时钟脉冲监视器寄存器13的输出端子与输出电路14的第一输入端子和模式选择电路15的第一输入端子连接。指令解码器电路12的第一输出端子与时钟脉冲监视器寄存器13的输入端子连接，第二输出端子与输出电路14的第二输入端子和模式选择电路15的第二输入端子连接。模式选择电路15在第三输入端子连接有CS端子，输出端子与开关电路17及19的控制端子连接。输出电路14在输出端子连接有数据输出（DO）端子。模式选择电路15内部如以下那样连接。AND电路在输入端子连接有第一输入端子和第二输入端子，输出端子与D型触发器的数据（D）端子连接。D型触发器的时钟（C）端子与第三输入端子连接，输出（Q）端子与输出端子连接。时钟脉冲监视器电路11检测对SCK端子混入噪声且时钟数多于规定数的情况、或对CS端子混入噪声且时钟数少于规定数的情况，输出异常检测（CPMD）信号，从而取消写入处理。指令解码器电路12根据时钟和向DI端子输入的数据对指令进行解码，输出与指令对应的信号，即从第一输出端子输出写入（WR）信号，从第二输出端子输出时钟脉冲监视器寄存器13的读取（RD）信号。时钟脉冲监视器寄存器13接受时钟脉冲监视器电路11的CPMD信号，设置异常检测标志从而输出表示其状态的（CPM）信号。输出电路14向DO端子输出时钟脉冲监视器寄存器13的异常检测标志等。模式选择电路15输出根据CPM信号和RD信号切换通常模式和噪声对策模式的模式选择（MODE）信号。开关电路17及19接受模式选择电路15切换到噪声对策模式的情况，截止而使噪声滤波器电路16及18有效。此外，图1的写入电路10对于存储器（数据存放部）、数据寄存器等的电路和存储器数据的读取功能进行省略。如上述的写入电路10如以下那样进行动作，具有噪声耐受性高的防误写入功能。以串行接口进行通信的非易失性存储装置，通过如以下的处理向存储器单元写入数据。在使芯片选择（CS）信号有效之后，向SCK端子输入时钟，同时，向DI端子依次输入写入指令、地址、写入数据。而且，若使CS信号无效并经过既定写入时间，则结束对存储器单元的数据写入处理。图2是示出本实施方式的非易失性存储装置的写入电路的动作的时间图。图2的时间图示出写入处理中在SCK端子产生噪声的状态。＜写入处理1＞写入处理1的期间为定时T1到T3的期间。WR信号在指令解码器电路12识别写入指令的定时T2成为H（高）。此后，在定时T2到T3的期间若在SCK端子产生噪声从而成为时钟异常，则时钟脉冲监视器电路11在CS信号下降的定时T3进行检测，输出H（高）的CPMD信号。时钟脉冲监视器寄存器13在CPMD信号成为H（高）时，设置异常检测标志，输出H（高）的CPM信号。＜时钟脉冲监视器寄存器读取处理1＞时钟脉冲监视器寄存器读取处理1处于定时T4到T6的期间。RD信号在指令解码器电路12识别读取指令的定时T5成为H（高）。然后，在定时T5到T6的期间从输出电路14输出H（高）的CPM信号。在CS信号下降的定时T6，CPM信号和RD信号均为H（高），因此模式选择电路15的D型触发器的D端子的输入成为H（高），并且MODE信号成为H（高）。因此，切换到噪声对策模式，开关17及19截止，噪声滤波器电路16及18变有效。此外，在本实施方式中，将使CPMD信号成为L（低）的定时设为CS信号的上升沿，但是只要CPM信号在更新之前处于L（低）即可。＜写入处理2＞写入处理2的期本文档来自技高网...

【技术保护点】
一种非易失性存储装置，其特征在于，具备：在时钟端子并联连接的第一开关和第一噪声滤波器电路；根据从数据输入端子输入的数据对指令进行解码的指令解码器电路；比较从所述时钟端子输入的时钟数和规定数而检测时钟数的异常、若检测到异常则输出异常检测信号的时钟脉冲监视器电路；接受所述异常检测信号而设置异常检测标志的时钟脉冲监视器寄存器；将所述异常检测标志向外部输出的输出电路；以及按照所述异常检测标志切换第一状态和第二状态的模式选择电路，所述第一状态是所述第一开关导通而所述第一噪声滤波器电路无效，所述第二状态是所述第一开关截止而所述第一噪声滤波器电路有效，所述异常检测标志被设置后的数据读取期间为所述第二状态。

【技术特征摘要】
2015.10.08 JP 2015-1998601.一种非易失性存储装置，其特征在于，具备：在时钟端子并联连接的第一开关和第一噪声滤波器电路；根据从数据输入端子输入的数据对指令进行解码的指令解码器电路；比较从所述时钟端子输入的时钟数和规定数而检测时钟数的异常、若检测到异常则输出异常检测信号的时钟脉冲监视器电路；接受所述异常检测信号而设置异常检测标志的时钟脉冲监视器寄存器；将所述异常检测...

【专利技术属性】
技术研发人员：见谷真，林田广宣，
申请(专利权)人：精工半导体有限公司，
类型：发明
国别省市：日本,JP