双位3T高密度MTPROM阵列制造技术

本发明专利技术涉及双位3T高密度MTPROM阵列，其提供一种多次可编程存储器(MTPM)存储器单元及其操作方法。各MTPM位单元包括：第一FET晶体管与第二FET晶体管具有第一共同连接，且第二FET晶体管与第三FET晶体管具有第二共同连接，第一与第二相连的FET晶体管可编程以储存第一位值，且第二FET与第三相连的FET晶体管可编程以储存第二位值，其中，第一FET晶体管呈现低阈值电压值(LVT)，第二FET晶体管呈现高阈值电压值HVT以及第三FET晶体管呈现低于HVT的阈值LVT。MTPM单元使两位信息能够被储存为类似电熔丝的默认位值。为储存相反的位值，编程LVT晶体管以使其阈值高于HVT的阈值。

【技术实现步骤摘要】
双位3T高密度MTPROM阵列
本专利技术通常涉及电子电路例如多次可编程(multi-timeprogrammable；MTP)型非易失性存储器电路，尤其涉及MTP存储器(MTPM)单元架构以及操作方法。
技术介绍
在高密度存储器系统中，典型的非易失性存储器单元可包括金属氧化物半导体(MOS)FET晶体管，其具有参数例如晶体管装置阈值电压，例如，通过向浮置栅极或栅极氧化物注入电荷可改变该参数以储存想要的信息。因此，在确定偏置状态时该存储器单元所灌电流依据该存储器单元中所储存的信息而变化。例如，为在典型的双晶体管存储器单元中储存信息，针对该单元设置两个不同的阈值电压值，每个不同的阈值电压值与不同的逻辑或位值关联。现有的双单元多次可编程(MTP)存储器架构使用两个晶体管来储存1位信息，每个单元使用一个局部参考晶体管。在MTP存储器开放位线架构中使用双单元提供约每位(Bit)1个晶体管(T)的最高密度，但遭遇感测裕度(sensingmargin)问题。该MTP存储器开放位线架构(openbitlinearchitecture；OBA)(1位1T单元)还需要全局参考字线(wordline；W本文档来自技高网...

【技术保护点】
一种多次可编程(multi‑time programmable；MTP)位单元，包括：第一FET晶体管与第二FET晶体管具有第一共同连接，且该第二FET晶体管与第三FET晶体管具有第二共同连接，该第一与第二相连的FET晶体管可编程以储存第一位值，且该第二FET与该第三相连的FET晶体管可编程以储存第二位值，其中，该第一FET晶体管呈现低阈值电压值(LVT)，该第二FET晶体管呈现高阈值电压值HVT以及该第三FET晶体管呈现低于HVT的阈值LVT。

【技术特征摘要】
2015.12.07 US 14/961,4841.一种多次可编程(multi-timeprogrammable；MTP)位单元，包括：第一FET晶体管与第二FET晶体管具有第一共同连接，且该第二FET晶体管与第三FET晶体管具有第二共同连接，该第一与第二相连的FET晶体管可编程以储存第一位值，且该第二FET与该第三相连的FET晶体管可编程以储存第二位值，其中，该第一FET晶体管呈现低阈值电压值(LVT)，该第二FET晶体管呈现高阈值电压值HVT以及该第三FET晶体管呈现低于HVT的阈值LVT。2.如权利要求1所述的MTP位单元，其中，当编程单元中的位值时，将该第二FET晶体管(HVT)用作该第一FET(LTV)晶体管及第三FET(LVT)晶体管的局部参考电压。3.如权利要求2所述的MTP位单元，其中，各该第一、第二及第三FET晶体管具有相应的栅极终端以与为激活该单元而配置的字线导体元件连接。4.如权利要求3所述的MTP位单元，其中：该第一FET晶体管的第一终端与通过第一列写入开关装置耦接的第一(真)位线导体连接，该第三FET晶体管的第二终端与通过第四列写入开关装置耦接的第二(真)位线导体连接；该第二共同连接由该第二FET晶体管的第二终端与该第三FET晶体管的第一终端之间的连接形成，第三列写入开关装置用以将该第二共同连接选择性连接至第一补位线导体；以及该第一共同连接由该第一FET晶体管的第二终端与该第二FET晶体管的第一终端之间的连接形成，且第二列写入开关装置用以将该第一共同连接选择性连接至第二补位线导体。5.如权利要求4所述的MTP位单元，其中，各该第一开关、第二开关、第三开关及第四开关装置提供与感测放大器的相应切换连接，以感测该位单元的位值，该第一开关及第三开关分别将该第一(真)位线导体及第一补位线导体选择性连接至该感测放大器，以感测该单元的第一储存位值；或者该第四开关及第二开关分别将该第二(真)位线导体及第二补位线导体选择性连接至该感测放大器，以感测该单元的第二储存位值。6.如权利要求4所述的MTP位单元，还包括：另一开关装置，用以通过第一源线(sourceline；SL)导体将该第二共同连接选择性连接至供应电压源，该供应电压源用以在该第一FET晶体管及第二FET晶体管中写入该第一储存位时偏置该第二共同连接；以及另一开关，通过第二源线导体连接该第一共同连接与该供应电压源，该供应电压源用以在该第二FET晶体管及该第三FET晶体管中写入该第二储存位时偏置该第一共同连接。7.如权利要求5所述的MTP位单元，其中，至少两个单元与该字线导体元件连接以形成MTP位单元阵列，该阵列包括：多路复用器装置，分别自各该两个MTP单元接收作为输入：该第一(真)位线导体及该第一补位线导体，或者该第二(真)位线导体及该第二补位线导体；该感测放大器感测在单元第一(真)位线导体及该第一补位线导体所储存的电压值；或者该感测放大器感测在单元第二(真)位线导体及在相应第二补位线导体所储存的电压值。8.如权利要求2所述的MTP位单元，其中，该第一位及第二位分别具有将要储存于该单元中的默认第一值，其中，在单元中，通过提升该LVT晶体管的阈值电压值高于该HVT的阈值电压值可独立编程各第一及第二位以储存相反的位值。9.一种存储器系统，包括：多次可编程(multi-timeprogrammable；MTP)位单元阵列，该阵列的各多次可编程位单元包括：第一FET晶体管与第二FET晶体管具有第一共同连接，且该第二FET晶体管与第三FET晶体管具有第二共同连接，该第一与第二相连的FET晶体管可编程以储存第一位值，且该第二FET晶体管与该第三相连的FET晶体管可编程以储存第二位值，其中，该第一FET晶体管呈现低阈值电压值(LVT)，该第二FET晶体管呈现高阈值电压值(HVT)以及该第三FET晶体管呈现低于HVT的本征阈值LVT，其中，各MTP位单元还包括：该第一FET晶体管的第一终端与通过第一列写入开关装置耦接的第一(真)位线(BLT0)导体连接；该第三FET晶体管的第二终端与通过第四列写入开关装置耦接的第二(真)位线(BLT1)导体连接；该第二共同连接由该第二FET晶体管的第二终端与该第三FET晶体管的第一终端形成，第三开关装置用以将该第二共同连接选择性连接至第一补位线导体(BLC0)，以及另一开关用以通过第一源线(SL)导体将该第二共同连接选择性连接至供应电压源；该第一共同连接由该第一FET晶体管的第二终端与该第二FET晶体管的第一终端形成，且第二开关装置用以将该第一共同连接选择性连接至第二补位线导体(BLC1)，以及另一开关通过第二源线导体连接该第一共同连接与该供应电压源；字线导体(WL)，可...

【专利技术属性】
技术研发人员：R·拉加万，B·贾亚拉曼，J·维拉拉格哈万，T·肯庞纳，R·R·图姆穆鲁，T·基里哈塔，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛,KY