存储阵列制造技术

本发明专利技术公开了一种存储阵列，存储阵列包括复数个存储分页，每一存储分页包括复数个存储比特组，每一存储比特组包括复数个存储单元。每一存储单元包括浮接栅极模块、控制元件及清除元件。位在同一行的复数个存储比特组耦接至相同的清除线，而位在相异行的复数个存储比特组耦接至相异的复数条清除线。因此存储阵列能够支持比特组操作，且位在相同比特组的存储单元还可共享相同的井区。存储阵列的面积会降低，也能够更有弹性地支持各种操作。

Memory array

A storage array includes a plurality of memory pages, each of which includes a plurality of memory bit groups, each storing bit group including a plurality of memory cells. Each memory cell includes a floating gate module, a control element, and a clearing element. In the same row of the plurality of memory bit group is coupled to the same clear line, and a plurality of storage in different groups of bits is coupled to a plurality of different cleaning line. Thus, the storage array can support bit group operations, and the storage units in the same bit group can share the same well area. The area of the memory array is reduced and it can be more flexible to support various operations.

【技术实现步骤摘要】
存储阵列
本专利技术是有关于一种存储阵列，特别是一种能够执行比特组清除操作的可重复写入的非挥发性存储阵列。
技术介绍
电子可重复写入的非挥发性存储器是一种在没有电源供应时仍然能够保存储存的信息，并且能够允许在电路板上被重复写入的存储器。因为这种非挥发性存储器所能应用的范围相当广泛，因此将非挥发性存储器与其他主要电路嵌入在同一芯片的需求也日益成长，尤其是在对电路面积要求相当严苛的个人电子装置，特别需要将非挥发性存储器与其他电路嵌入在同一芯片中。现有技术的非挥发性存储器包括用来储存数据的浮接栅极晶体管，以及一个或两个用来致能浮接栅极晶体管以执行对应操作的选择晶体管。浮接栅极的写入操作及清除操作可由耦合元件来控制。因为位在不同存储分页或不同存储器区段的存储单元应要能够独立操作，因此当存储器的操作涉及到改变井区(或基体)偏压时，位在不同分页或区段的存储单元常会被设置在彼此独立的区域。然而因为制程上的空间区隔规定(spacingrule)，独立区域间的区隔空间将显著地扩大电路所需的硅晶面积。再者，对于需要支持比特组(byte)操作，例如支持比特组的同时写入及清除操作的系统而言，存储单元所接收到本文档来自技高网...

【技术保护点】
一种存储阵列，其特征在于，包括：复数个存储分页，每一存储分页包括复数个存储比特组，每一存储比特组包括复数个存储单元，每一存储单元包括：浮接栅极模块，包括：浮接栅极晶体管，具有第一端、第二端及浮接栅极；源极晶体管，具有第一端、第二端及控制端，所述源极晶体管的所述第一端耦接至源极线，所述源极晶体管的所述第二端耦接至所述浮接栅极晶体管的所述第一端，及所述源极晶体管的所述控制端耦接至字符线；及比特晶体管，具有第一端、第二端及控制端，所述比特晶体管所述第一端耦接至所述浮接栅极晶体管的所述第二端，所述比特晶体管所述第二端耦接至比特线，及所述比特晶体管所述控制端耦接至所述字符线；控制元件，具有基体端、第一端...

【技术特征摘要】
2016.01.19 US 62/280,6831.一种存储阵列，其特征在于，包括：复数个存储分页，每一存储分页包括复数个存储比特组，每一存储比特组包括复数个存储单元，每一存储单元包括：浮接栅极模块，包括：浮接栅极晶体管，具有第一端、第二端及浮接栅极；源极晶体管，具有第一端、第二端及控制端，所述源极晶体管的所述第一端耦接至源极线，所述源极晶体管的所述第二端耦接至所述浮接栅极晶体管的所述第一端，及所述源极晶体管的所述控制端耦接至字符线；及比特晶体管，具有第一端、第二端及控制端，所述比特晶体管所述第一端耦接至所述浮接栅极晶体管的所述第二端，所述比特晶体管所述第二端耦接至比特线，及所述比特晶体管所述控制端耦接至所述字符线；控制元件，具有基体端、第一端、第二端及控制端，所述控制元件的所述基体端耦接至控制线，所述控制元件的所述第一端耦接至所述基体端，所述控制元件的所述第二端耦接至所述基体端，及所述控制元件的所述控制端耦接至所述浮接栅极；及清除元件，具有基体端、第一端、第二端及控制端，所述清除元件的所述第一端耦接至清除线，及所述清除元件的所述控制端耦接至所述浮接栅极；其中：位在同一行的复数个存储比特组是耦接至相同的清除线；及位在相异行的复数个存储比特组是耦接至相异的复数条清除线。2.如权利要求1所述的存储阵列，其特征在于：位在相同的存储分页的复数个存储单元是耦接至相同的控制线；及位在相异的复数个存储分页的复数个存储单元是耦接至相异的复数条控制线。3.如权利要求1所述的存储阵列，其特征在于：位在相同的存储分页的复数个存储单元是耦接至相同的字符线；及位在相异的复数个存储分页的复数个存储单元是耦接至相异的复数条字符线。4.如权利要求1所述的存储阵列，其特征在于：位在同一行的复数个存储单元是耦接至相同的源极线及相同的比特线；及位在相异行的复数个存储单元是耦接至相异的复数条源极线及相异的复数条比特线。5.如权利要求1所述的存储阵列，其特征在于：所述清除元件的所述基体端耦接至井偏压线；所述清除元件的所述第二端是浮接状态或耦接至所述清除元件的所述第一端；位在相同的存储分页的复数个存储单元是耦接至相同的井偏压线；及位在相异的复数个存储分页的复数个存储单元是耦接至相异的复数条井偏压线。6.如权利要求5所述的存储阵列，其特征在于：在所述存储单元的写入操作期间：所述控制线实质上处在第一电压；所述清除线实质上处在第二电压；所述字符线实质上处在第三电压；所述源极线实质上处在第四电压；所述比特线实质上处在所述第四电压；及所述井偏压线实质上处在所述第二电压；所述第一电压实质上大于所述第二电压，所述第二电压实质上大于所述第三电压，及所述第三电压实质上大于所述第四电压；所述第二电压与所述第四电压间的差值实质上大于所述第一电压与所述第四电压间的差值的一半；及所述第三电压与所述第四电压间的差值实质上小于所述第一电压与所述第四电压间的所述差值的一半。7.如权利要求6所述的存储阵列，其特征在于：在所述存储单元的所述写入操作期间：耦接至与所述存储单元位在相同的存储分页的未选定存储单元的清除线是实质上处在所述第二电压；耦接至所述未选定存储单元的源极线是实质上处在所述第三电压；及耦接至所述未选定存储单元的比特线是实质上处在所述第三电压。8.如权利要求6所述的存储阵列，其特征在于：在所述存储单元的所述写入操作期间：耦接至位在未选定存储分页但与所述存储单元位在相同一行的未选定存储单元的控制线是实质上处在所述第三电压；耦接至所述未选定存储单元的字符线是实质上处在所述第三电压；及耦接至所述未选定存储单元的井偏压线是实质上处在所述第二电压。9.如权利要求5所述的存储阵列，其特征在于：在所述存储单元的清除操作期间：所述控制线实质上处在第四电压；所述清除线实质上处在第五电压；所述井偏压线实质上处在所述第五电压；所述字符线实质上处在第三电压；所述源极线实质上处在所述第三电压；及所述比特线实质上处在所述第三电压；及所述第五电压实质上大于所述第三电压，及所述第三电压实质上大于所述第四电压。10.如权利要求9所述的存储阵列，其特征在于：在所述存储单元的所述清除操作期间：耦接至与所述存储单元位在相同的存储分页的未选定存储单元的清除线是实质上处在第六电压；耦接至所述未选定存储单元的源极线是实质上处在所述第三电压；及耦接至所述未选定存储单元的比特线是实质上处在所述第三电压；所述第五电压实质上大于所述第六电压，且所述第六电压实质上大于所述第四电压；及所述第六电压与所述第四电压间的差值实质上小于所述第五电压与所述第四电压间的差值的一半。11.如权利要求9所述的存储阵列，其特征在于：在所述存储单元的所述清除操作期间...

【专利技术属性】
技术研发人员：赖宗沐，陈志欣，王世辰，柏正豪，
申请(专利权)人：力旺电子股份有限公司，
类型：发明
国别省市：中国台湾,71