水平栅极环绕纳米线晶体管的底部隔离制造技术

本发明专利技术涉及水平栅极环绕纳米线晶体管的底部隔离。一种形成GAAMOSFET的方法包括：提供具有源极区、漏极区和通道区的基板，该基板掺杂p型及n型掺杂物中的一个。设置蚀刻止挡‑电阱(ESEW)层于该基板上方，该ESEW层掺杂该p型及该n型掺杂物中的另一个。设置牺牲层于该ESEW层上方，该牺牲层掺杂与该基板相同类型的掺杂物。设置通道层于该牺牲层上方。从在该通道区中的该ESEW层、该牺牲层及该通道层图案化一鳍片。只选择性蚀刻去掉该鳍片的该牺牲层以从该鳍片的该通道层形成一纳米线，同时该鳍片的该ESEW层用来作为蚀刻止挡阻障物以防止在该基板中蚀刻出沟槽。

The horizontal gate is insulated from the bottom of the nanowire transistors

The present invention relates to a horizontal gate isolating the bottom of a nanowire transistor. A method of forming a GAAMOSFET includes providing a substrate having a source region, a drain region, and a channel region, wherein the substrate is doped with one of the P and N dopants. Set stop electric etching trap (ESEW) layer on the substrate, the ESEW layer doped with the P type and the N type dopant in another. A sacrificial layer is arranged above the ESEW layer, and the sacrificial layer is doped with the same type of dopant as the substrate. A channel layer is disposed over the sacrificial layer. A fin is patterned from the ESEW layer, the sacrificial layer, and the channel layer in the channel region. Just get rid of the fin selective etching of the sacrificial layer to form a nano wire from the channel layer of the fin, and the ESEW layer of the fin used as the etch stop barrier to prevent etching grooves on the substrate.

【技术实现步骤摘要】

本专利技术有关于半导体装置及其制法。更特别的是，本专利技术有关于在栅极环绕(GAA)式MOSFET中形成纳米线通道的各种方法。
技术介绍
随着持续微小化以及对于超高密度集成电路的速度及机能的要求递增，现有的平面金属氧化物半导体场效晶体管(MOSFET)面对以下议题的挑战，例如栅极氧化物厚度的缩放，以及栅极对于通道区的静电控制。鳍片场效晶体管(FinFET)已通过使栅极包缠鳍片形通道的三边而表现出对于平面栅极MOSFET设计的改良控制。GAAMOSFET类似FinFET，但是对于通道有更大的静电控制潜力，因为栅极电极完全包围通道。在GAAMOSFET中，通道区实质上为纳米线。纳米线通道通常有数十纳米(nm)或更小的厚度(或直径)而且有不受限制的长度。纳米线通道大体水平地悬空且锚定于大得多的GAAMOSFET源极区、漏极区之间。GAAMOSFET可利用完全相容的CMOS技术制造于块状硅基板上。在GAAMOSFET中形成通道区的典型制法涉及磊晶成长夹在位于块状基板上方的通道层之间的牺牲层堆叠(磊晶堆叠)。牺牲层与通道层由两种不同的材料构成，使得选择性蚀刻可移除牺牲层。例如，磊晶堆叠可由交替的硅(Si)层、硅锗(SiGe)层形成，其中硅层为牺牲层而硅锗层为通道层。然后，通过选择性蚀刻(例如，经由湿蚀刻制程，例如TMAH)可移除硅层，由于牺牲层及基板的构成材料类似，这也会使沟槽非故意地凹入块状基板。硅锗层随后可形成为悬在沟槽上方的纳米线通道。然后，在SiGe纳米线通道周围和基板的凹下沟槽上方设置薄栅极电介质。在电介质上方设置金属以形成GAAMOSFET的金属栅极电极。不过，问题在于难以控制在纳米线通道下的凹下沟槽的非故意蚀刻。此不受控制的蚀刻导致各个沟槽的差异和沟槽底部的非所欲粗糙度，这可能有害地影响装置效能。另外，薄栅极电介质沉积未必充分地隔离金属栅极与基板，这可能导致由电极至基板的栅极电介质的短路。因此，亟须一种用于在GAAMOSFET中形成纳米线通道的方法，它在移除牺牲层期间提供蚀刻制程的更好控制以及形成很少或不形成沟槽。此外，亟须一种用于纳米线通道的方法，它可防止栅极电介质的电气短路。
技术实现思路
本专利技术通过提供一种GAAMOSFET及其制法提供优于先前技术的优点及替代方案，其中该MOSFET包括设置于基板上方的蚀刻止挡-电阱(ESEW)层。在制作该MOSFET时，该ESEW层用来作为一蚀刻止挡阻障物以在任何牺牲层的蚀刻移除制程期间防止在该基板中蚀刻出沟槽。另外，通过在ESEW层与基板的共同边界处提供附加的p-n或n-p阻障物，该ESEW层提供一电性阻障物防止越过该栅极电介质的潜在短路。根据本专利技术的一或更多态样，一种制作GAAMOSFET的方法包括：提供具有用于GAAMOSFET的源极区、漏极区和通道区的基板，该基板掺杂p型及n型掺杂物中的一个。然后，蚀刻止挡-电阱(ESEW)层设置于该基板上方，该ESEW层掺杂该p型及该n型掺杂物中的另一个。牺牲层设置于该ESEW层上方，该牺牲层掺杂与该基板相同类型的掺杂物。通道层设置于该牺牲层上方。该方法更包括：从在该通道区中的该ESEW层、该牺牲层及该通道层图案化一鳍片。另外，该方法包括：只选择性蚀刻去掉该鳍片的该牺牲层以从该鳍片的该通道层形成一纳米线，同时该鳍片的该ESEW层用来作为蚀刻止挡阻障物以防止在该基板中蚀刻出沟槽。在本专利技术的另一示范具体实施例中，GAAMOSFET包括掺杂n型及p型掺杂物中的一个的基板。蚀刻止挡-电阱(ESEW)层设置于该基板上方。该ESEW层掺杂该n型及该p型掺杂物中的另一个且由与该基板不同的材料构成。该GAAMOSFET也包括设置于该ESEW层上方的源极区、漏极区及一通道区，该通道区有连接于该源极区、该漏极区之间的纳米线通道。栅极电介质涂层设置于在该通道区中的该纳米线通道及该ESEW层上方。栅极金属设置于在该通道区中的该栅极电介质涂层上方以形成该GAAMOSFET的栅极电极。该ESEW层没有任何沟槽在该纳米线通道下面。附图说明由以下结合附图的详细说明可更加明白本专利技术。图1为示范先前技术GAAMOSFET结构的透视图；图2A为图1的先前技术GAAMOSFET结构在制造的中间阶段的透视图；图2B为先前技术图2A沿着剖面线2B-2B绘出的横截面图；图3图示先前技术图2B进一步图案化该通道区以形成一对鳍片的横截面图；图4为先前技术图3在选择性移除牺牲层之后的横截面图；图5为完成先前技术GAAMOSFET结构的通道区的横截面图；图6根据本专利技术图示GAAMOSFET结构在制造的中间阶段的横截面图；图7根据本专利技术图示图6进一步图案化该通道区以形成一对鳍片的横截面图；图8A根据本专利技术图示图7在选择性移除牺牲层之后的横截面图；图8B为GAAMOSFET结构100沿着图8A剖面线8B-8B绘出的横截面图；以及图9根据本专利技术图示完成GAAMOSFET结构的通道区的横截面图。符号说明：10GAAMOSFET结构、GAAMOSFET12源极区、源极14漏极区、漏极16通道区、纳米线通道18基板20纳米线通道、通道22平坦上表面24牺牲层、层、硅牺牲层26通道层、层、硅锗通道层28鳍片30浅沟槽隔离(STI)层、STI层、沟槽32沟槽34栅极电介质、电介质、电介质涂层36栅极、栅极电极38空穴100GAAMOSFET结构、结构102源极区、源极104漏极区、漏极106通道区108硅基板、基板110蚀刻止挡-电阱(ESEW)层、ESEW层112共同边界、边界114牺牲层116共同边界、边界118通道层120第二牺牲层、牺牲层122第二通道层、通道层124鳍片126STI层128、130纳米线通道、通道132栅极高k电介质、电介质134栅极电极。具体实施方式此时描述一些示范具体实施例供整体了解揭示于本文的方法、系统及装置的结构、功能、制造及用途的原理。这些具体实施例的一或更多实施例图示于附图。本领域的技术人员应了解，具体描述于本文及图示于附图的方法、系统及装置均为非限定性示范具体实施例而且本专利技术的范畴单独由权利要求书界定。在说明一示范具体实施例时，所图示及描述的特征可与其他具体实施例的特征结合。此类修改及变更企图被包括在本专利技术的范畴内。图1至图5图示先前技术GAAMOSFET及其制法的各种示范具体实施例。图1图示示范先前技术GAAMOSFET结构10的简化透视图。GAAMOSFET10包括嵌入基板18中的源极区12、漏极区14、以及通道区16。源极12及漏极14区图示成平面形状，但是也可为其他形状，例如鳍片的形式，使得MOSFET10实质为FinFET。在此示范具体实施例中，通道区16包括相对于基板18的平坦上表面22而水平延伸的一对纳米线通道20。为使描述简洁，未图示栅极电介质与包围纳米线通道20的环绕栅极电极。栅极电极可操作成控制通过纳米线通道20从源极12至漏极14的导电，如众所周知者。尽管此具体实施例图示一对纳米线通道20，然而通道区16可包括任意数目的此种通道。此外，该等纳米线通道可在基板18的平面表面22上水平延伸成横列(如图示)，或与平面表面22垂直地延伸堆叠成直行。在制造期间，通常由设置于基板18的表面22上方的交替多个磊晶成长的牺牲层24及本文档来自技高网...

【技术保护点】
一种方法，包含：提供具有用于GAA MOSFET的源极区、漏极区和通道区的基板，该基板掺杂p型及n型掺杂物中的一个；设置蚀刻止挡‑电阱(ESEW)层于该基板上方，该蚀刻止挡‑电阱层掺杂该p型及该n型掺杂物中的另一个；设置牺牲层于该蚀刻止挡‑电阱层上方，该牺牲层掺杂与该基板相同类型的掺杂物；设置通道层于该牺牲层上方；从在该通道区中的该蚀刻止挡‑电阱层、该牺牲层及该通道层图案化一鳍片；以及只选择性蚀刻去掉该鳍片的该牺牲层以从该鳍片的该通道层形成纳米线，同时该鳍片的该蚀刻止挡‑电阱层用来作为蚀刻止挡阻障物以防止在该基板中蚀刻出沟槽。

【技术特征摘要】
2015.12.16 US 14/970,6611.一种方法，包含：提供具有用于GAAMOSFET的源极区、漏极区和通道区的基板，该基板掺杂p型及n型掺杂物中的一个；设置蚀刻止挡-电阱(ESEW)层于该基板上方，该蚀刻止挡-电阱层掺杂该p型及该n型掺杂物中的另一个；设置牺牲层于该蚀刻止挡-电阱层上方，该牺牲层掺杂与该基板相同类型的掺杂物；设置通道层于该牺牲层上方；从在该通道区中的该蚀刻止挡-电阱层、该牺牲层及该通道层图案化一鳍片；以及只选择性蚀刻去掉该鳍片的该牺牲层以从该鳍片的该通道层形成纳米线，同时该鳍片的该蚀刻止挡-电阱层用来作为蚀刻止挡阻障物以防止在该基板中蚀刻出沟槽。2.根据权利要求1所述的方法，包含：在该蚀刻止挡-电阱层与该基板的共同边界处形成p-n接面及n-p接面中的一个。3.根据权利要求1所述的方法，包含：在该源极区中的该牺牲层与该蚀刻止挡-电阱层的共同边界处形成p-n接面及n-p接面中的一个。4.根据权利要求1所述的方法，包含：在该漏极区的该牺牲层与该个层的共同边界处形成p-n接面及n-p接面中的一个。5.根据权利要求1所述的方法，包含：在该源极区及该漏极区中的该牺牲层、该蚀刻止挡-电阱层及该基板的共同边界处形成p-n-p接面及n-p-n接面中的一个。6.根据权利要求1所述的方法，包含：该蚀刻止挡-电阱层由与该基板及该牺牲层不同的材料构成；以及该通道层由与该牺牲层不同的材料构成。7.根据权利要求6所述的方法，其中，该蚀刻止挡-电阱层与该通道层由相同的材料构成。8.根据权利要求6所述的方法，其中，该牺牲层与该基板由相同的材料构成。9.根据权利要求1所述的方法，包含：从该通道层、该牺牲层及该蚀刻止挡-电阱层图案化鳍片形源极区及漏极区。10.根据权利要求1所述的方法，包含：从该通道层、该牺牲层及该蚀刻止挡-电阱层图案化平面源极区及漏极区。11.根据权利要求1所述的方法，其中，在该通道区中图案化鳍片的步骤包含：在该通道区中图案化多个鳍片。1...

【专利技术属性】
技术研发人员：B·J·帕沃拉克，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛;KY