一种时钟缓冲器驱动电路及可编程逻辑器件制造技术

本发明专利技术提供了一种时钟缓冲器驱动电路及FPGA，该电路包括：驱动电路及输出电路，驱动电路及输出电路及各电路对应的控制电路均由MOS管实现。本发明专利技术采用mos管来实现时钟缓冲器驱动电路，这种简单的驱动电路既能提供较强的驱动能力，又保证了芯片的功耗以及版图面积。

【技术实现步骤摘要】
一种时钟缓冲器驱动电路及可编程逻辑器件
本专利技术涉及FPGA(Field-ProgrammableGateArray，可编程逻辑器件)数字时钟领域，尤其涉及一种时钟缓冲器驱动电路及FPGA。
技术介绍
在FPGA等现代VLSI系统里，时钟是很重要的信号，控制着数据处理和传送的速率，时钟为处理高复杂度的数字系统提供了一个结构框架。一个时钟网络将时钟信号从时钟发生器或时钟源连接到同步元件的时钟输入端，通常用组合逻辑和触发器来建立有限状态机。逻辑元件有不同的延迟，其结果是经过逻辑块的路径延迟将不同；由于组合逻辑里面的信号或快或慢以及时钟的快慢不同，这些都导致了时序的不同步。理想情况下，时钟应同时抵达所有触发器，有一个固定的周期，并且上升/下降时间接近于零，但是实际情况不同，时钟到达芯片各处触发器输入端的到达时间不同。时钟上升/下降时间应该很小并且保持基本相等，但这需要使用大缓冲器，若使用大缓冲器则时钟网络就会消耗整个系统中很大一部分功耗，因此，需要提供一种对应时钟缓冲器的驱动电路，来保证芯片正常工作。
技术实现思路
本专利技术提供了一种时钟缓冲器驱动电路及FPGA，以保证芯片正常工作。本专利技术提供了一种时钟缓冲器驱动电路，包括：驱动电路及输出电路，驱动电路及输出电路及各电路对应的控制电路均由MOS管实现。进一步的，输出电路包括上拉管及下拉管；上拉管及下拉管用于控制输出信号的上拉或者下拉。进一步的，输出电路用于输出差分信号，上拉管包括第一上拉管及第二上拉管，下拉管包括第一下拉管及第二下拉管。进一步的，第一上拉管与第一下拉管使用相反的控制信号；第二上拉管与第二下拉管使用相反的控制信号。进一步的，输出电路还包括用于为上拉管及下拉管分别提供偏置电压的上拉偏置管及下拉偏置管。进一步的，上拉偏置管及下拉偏置管使用相反的控制信号。进一步的，驱动电路包括第一级驱动电路及第二级驱动电路，第一级驱动电路及第二级驱动电路接入相同的差分时钟信号。进一步的，第一级驱动电路及第二级驱动电路在工作时，仅有一个正常工作。进一步的，第一级驱动电路与第二级驱动电路为电路元件连接相同的电路。本专利技术提供了一种可编程逻辑器件，其设置有本专利技术提供的时钟缓冲器驱动电路。本专利技术的有益效果：本专利技术提供了一种时钟缓冲器驱动电路，其采用mos管来实现，这种简单的驱动电路既能提供较强的驱动能力，又保证了芯片的功耗以及版图面积。附图说明图1为本专利技术第一实施例提供的时钟缓冲器驱动电路的结构示意图；图2为本专利技术第二实施例涉及的时钟网络的结构图；图3为本专利技术第二实施例提供的时钟缓冲器驱动电路的电路图。具体实施方式现通过具体实施方式结合附图的方式对本专利技术做出进一步的诠释说明。第一实施例：图1为本专利技术第一实施例提供的时钟缓冲器驱动电路的结构示意图，由图1可知，在本实施例中，本专利技术提供的时钟缓冲器驱动电路包括：驱动电路11及输出电路12，驱动电路11及输出电路12及各电路对应的控制电路均由MOS管实现。在一些实施例中，上述实施例中的输出电路包括上拉管及下拉管；上拉管及下拉管用于控制输出信号的上拉或者下拉。在一些实施例中，上述实施例中的输出电路用于输出差分信号，上拉管包括第一上拉管及第二上拉管，下拉管包括第一下拉管及第二下拉管。在一些实施例中，上述实施例中的第一上拉管与第一下拉管使用相反的控制信号；第二上拉管与第二下拉管使用相反的控制信号。在一些实施例中，上述实施例中的输出电路还包括用于为上拉管及下拉管分别提供偏置电压的上拉偏置管及下拉偏置管。在一些实施例中，上述实施例中的上拉偏置管及下拉偏置管使用相反的控制信号。在一些实施例中，上述实施例中的驱动电路包括第一级驱动电路及第二级驱动电路，第一级驱动电路及第二级驱动电路接入相同的差分时钟信号。在一些实施例中，上述实施例中的第一级驱动电路及第二级驱动电路在工作时，仅有一个正常工作。在一些实施例中，上述实施例中的第一级驱动电路与第二级驱动电路为电路元件连接相同的电路。对应的，本专利技术提供了一种可编程逻辑器件，其设置有本专利技术提供的时钟缓冲器驱动电路。现结合具体应用场景对本专利技术做进一步的诠释说明。第二实施例：本实施例提出了一种应用于FPGA芯片的时钟网络缓冲器驱动电路。在实际应用中，本实施例涉及的时钟网络框架如图2所示：时钟源发出的CLK经过MUX传送到BUFG中，然后经过BUFG的时钟送到时钟接收端CLB阵列等模块。本实施例提供的正是应用于BUFG中的缓冲器驱动电路，可以大大增强每段时钟线的驱动能力，并且以最小的版图消耗来实现电路的性能优化目的，也可以较好的抑制电路的噪声。具体的电路如图3所示：P0A、N0A、N0B为放大管的BIAS偏置管，P0B和N0C为使能管的偏置管，CLKA和CLKB为差分CLK输入；P3A和P3B为上拉的P管，N3A和N3B为下拉的N管；P1A、P1B、N1A、N1B构成第一级驱动，P2A、P2B、N2A、N2B构成第二级驱动；P3A、P3B、N3A、N3B和P0B、N0C构成输出差分CLK的使能上拉和下拉控制管；其中P0B和N0C的控制信号相反，P3A和N3B的控制信号相反，P3B和N3A的控制信号相反。其中CLKA和CLKB是差分CLK信号输入，两个信号逻辑刚好相反，当CLKA为0，CLKB为1时，此时OUTA输出为0，OUTB输出为1。CLKA和CLKB在正常传输过程中，P0A需要正常工作，N0A和N0B不可以同时导通。OUTA和OUTB的上拉和下拉控制信号取决于是否需要正常输出，来控制使能信号的导通与关断。P0B和N0C为使能管的BIAS管，OUTA和OUTB正常输出时，P0B和N0C是关断的，当整个系统不工作时，P0B和N0C打开，然后配合相应的上拉下拉管一起工作，使OUTA和OUTB的状态固定；根据选择P3A和N3A不同的工作状态，确定OUTA是上拉还是下拉；选择P3B和N3B的不同工作状态，确定OUTB是上拉还是下拉。当整个驱动电路正常工作时，所有的使能管均关断。本实施例提供了一种简单的驱动电路架构，既能提供较强的驱动能力，又保证了芯片的功耗以及版图面积，与INV级联驱动不同，并且驱动能力还大幅提高。综上可知，通过本专利技术的实施，至少存在以下有益效果：本专利技术提供了一种时钟缓冲器驱动电路，其采用mos管来实现，这种简单的驱动电路既能提供较强的驱动能力，又保证了芯片的功耗以及版图面积。以上仅是本专利技术的具体实施方式而已，并非对本专利技术做任何形式上的限制，凡是依据本专利技术的技术实质对以上实施方式所做的任意简单修改、等同变化、结合或修饰，均仍属于本专利技术技术方案的保护范围。本文档来自技高网...

【技术保护点】
一种时钟缓冲器驱动电路，其特征在于，包括：驱动电路及输出电路，所述驱动电路及输出电路及各电路对应的控制电路均由MOS管实现。

【技术特征摘要】
1.一种时钟缓冲器驱动电路，其特征在于，包括：驱动电路及输出电路，所述驱动电路及输出电路及各电路对应的控制电路均由MOS管实现。2.如权利要求1所述的时钟缓冲器驱动电路，其特征在于，所述输出电路包括上拉管及下拉管；所述上拉管及下拉管用于控制输出信号的上拉或者下拉。3.如权利要求2所述的时钟缓冲器驱动电路，其特征在于，所述输出电路用于输出差分信号，所述上拉管包括第一上拉管及第二上拉管，所述下拉管包括第一下拉管及第二下拉管。4.如权利要求3所述的时钟缓冲器驱动电路，其特征在于，所述第一上拉管与所述第一下拉管使用相反的控制信号；所述第二上拉管与所述第二下拉管使用相反的控制信号。5.如权利要求2所述的时钟缓冲器驱动电路，其特征在于，所述输出电路还包括用于为...

【专利技术属性】
技术研发人员：李永，温长清，包朝伟，唐万韬，
申请(专利权)人：深圳市国微电子有限公司，
类型：发明
国别省市：广东,44