集成时钟差分缓冲制造技术

具有第一时钟比的第一锁相环(PLL)电路被耦合以接收输入差分时钟信号并生成第一参考时钟信号。具有第二时钟比的第二PLL电路被耦合以接收输入差分时钟信号并生成第二参考时钟信号。第一组时钟信号输出缓冲器被耦合以接收第一参考时钟信号并提供对应的第一差分参考时钟信号。第二组时钟信号输出缓冲器被耦合以接收第二参考时钟信号并提供第二差分参考时钟信号。第一和第二PLL电路、和第一和第二组输出缓冲器驻留在集成电路封装中，该集成电路封装具有管芯以接收至少第一差分参考时钟信号。

【技术实现步骤摘要】
【国外来华专利技术】集成时钟差分缓冲优先权本申请要求2013年6月27日提交的ChoupinHuang、VijayaK.Boddu、StephanRusu和NicholasB.Peterson的题为“INTEGRATEDCLOCKDIFFERENTIALBUFFERING(集成时钟差分缓冲)”的美国专利申请No.13/929,164的优先权，该申请的全部内容通过引用结合于此；并进一步要求2013年3月15日提交的ChoupinHuang、VijayaK.Boddu、StephanRusu和NicholasB.Peterson的题为“CLOCKDIFFERENTIALBUFFERING(时钟差分缓冲)”的美国临时专利申请No.61/799,748的优先权，该申请的全部内容通过引用结合于此。
本专利技术的实施例涉及用于时钟信号缓冲的技术。更具体地，本专利技术的实施例涉及用于将时钟信号提供至高度集成的电路的技术。背景随着增加的集成和/或增加的输入/输出(I/O)需求，到处理器管芯入口的参考时钟信号的数量增加。一个方法在于提供附加的外部时钟信号，但由于差分时钟信号和增加的参考时钟需求，引脚的数量和增加的布线复杂度可能很快变得不切实际。附图说明本专利技术的各实施例在各附图中是以示例方式而非限定方式示出的，在附图中相同的附图标记指代相同的要素。图1是采用完全集成的时钟差分缓冲器(FICDB)的处理器时钟解决方案的一个实施例的框图。图2是完全集成的时钟差分缓冲器(FICDB)的一个实施例的框图。图3A是在集成电路封装中并位于热沉覆盖区域之外的FICDB的概念图。图3B是在集成电路封装中并位于热沉覆盖区域之内的FICDB的概念图。图4是在插槽腔(socketcavity)中的集成电路封装中的FICDB的概念图。图5示出了包括外围组件快速互连(PCIe)兼容架构的计算系统的实施例。图6示出包括分层堆栈的PCIe兼容互连架构的实施例。图7示出了在互连架构中生成或接收的PCIe兼容请求或分组的实施例。图8示出了PCIe兼容互连架构的发射器和接收器对的实施例。图9示出计算系统的框图的实施例。图10示出计算系统的框图的另一实施例。图11示出计算系统的框图的另一实施例。详细描述在以下描述中，陈述了多个具体细节。然而，本专利技术的各实施例可以在没有这些具体细节的情况下实施。在其他实例中，未详细示出公知的电路、结构以及技术，以免使对本描述的理解模糊。本文所描述的是完全集成的时钟差分缓冲器(FICDB)，其可用于将参考时钟信号提供至例如，高速(I/O)互连、处理核、存储器等等。在一个实施例中，来自FICDB的参考时钟差分对被提供至每个管芯入口(entry)以为高速串行链路提供高品质参考时钟。这还可降低与其他时钟分配技术相关联的性能风险。在一个实施例中，FICDB可提供具有良好可控的参考时钟漂移(或差分抖动)的有效解决方案，因为仅一个参考时钟差分对从时钟源传送至芯片插槽。在一个实施例中，FICDB可以是扁平封装部分(例如，微球栅阵列封装)、或可以是安装在处理核基板上的倒装芯片的裸片。在一个实施例中，LC锁相环(PLL)输出差分缓冲器(可具有单独的输出使能控制)、输入时钟对、控制电路(例如，支持PWRGD#/PWRGD)。在一个实施例中，利用自适应PLL带宽。在一个实施例中，控制逻辑与除功率良好的信号之外的处理核耦合(例如，支持PWRGD#/PWRGD)。在一个实施例中，从相同的电源提供FICDB的所有数字和模拟电源。图1是采用完全集成的时钟差分缓冲器(FICDB)的处理器时钟解决方案的一个实施例的框图。图1的示例示出了单个处理核管芯和伴随管芯，伴随管芯可以是与处理核耦合的任何类型的管芯。图1的示例被简化以示出FICDB的操作并且利用本文所描述的技术可支持任何数量的管芯。封装100可接收来自外部源(图1中未示出)的输入差分时钟信号。差分时钟源可以是本领域已知的任何类型并且可通过引脚或任何类型的外部连接器提供至内部部件(例如，处理核、存储器、控制逻辑)。输入差分时钟信号可以是任何频率(例如，100MHz、200MHz、50MHz)，FICDB120接收输入差分时钟信号。在一个实施例中，FICDB120接收输入差分时钟信号并将多个参考差分时钟对提供至处理管芯140和/或伴随管芯160。由FICDB120提供的参考差分时钟对可以是与输入差分时钟信号相同的频率和/或是输入差分时钟信号的频率的倍数(整数和/或小数)。在图2中更详细地描述了FICDB120的一个实施例。通过该配置，FICDB120为处理核和/或需要大量的参考时钟入口以支持例如高速I/O链路和带宽的其他部件提供稳健参考时钟解决方案。FICDB120还传递参考时钟信号并且具有比依赖于长度匹配的现有解决方案和/或其他解决方案更好的到处理核和/或其他部件的时钟对之间的可控漂移。处理核140被设计用于可由FICDB120提供的任何数量的参考时钟对。图1的示例示出了六个参考时钟对，但可支持任何数量的参考时钟对。而且，虽然图1的示例包括处理核140，但可以类似的方式支持利用参考时钟对的任何其他集成部件(例如，片上系统、处理器、多个处理器、互连控制器、系统控制逻辑)。在一个实施例中，FICDB120还将参考时钟对提供至伴随管芯160，伴随管芯160可以是利用处理器核140进行操作的任何类型的伴随管芯。例如，伴随管芯160可以是存储器、缓存存储器、协处理器、安全处理器、网络接口、桥接电路等。在一个实施例中，管芯上链路150提供处理核140和伴随管芯160之间的链路并可利用由FICDB120提供的参考时钟信号。可在单个封装中重复图1的部件中的一个或多个。图2是完全集成的时钟差分缓冲器(FICDB)的一个实施例的框图。图2的示例包括有限数量的PLL；然而，可支持任何数量的PLL并且可提供任何数量的差分参考时钟信号。在一个实施例中，FICDB210包括控制逻辑220和任何数量的PLL(例如，250、260)。控制逻辑220接收与从外部源(图2中未示出)接收的输入差分时钟信号有关的外部信号。在一个实施例中，通过缓冲器225缓冲输入差分时钟信号(例如，CLK和CLK#)。控制逻辑220可接收指示输入差分时钟信号的一个或多个控制信号。这些控制信号可包括，例如，指示电源正提供充足的操作电压(例如，PWRGD,PWRGD#)的信号、自适应带宽信号(多个)、SDA和/或SCL中的一个或多个。在一个实施例中，从处理核接收控制信号；然而，也可从其他源接收控制信号。PLL(例如，250、260)接收输入差分时钟信号并生成与该输入差分时钟信号同步的输出信号。在一个实施例中，PLL(例如，250、260)是串行同步控制器(SSC)兼容设备。PLL可提供不同比值，例如，PLL250可以是1:1PLL且PLL260可以是1:2PLL。也可支持其他和/或更多比值。在一个实施例中，控制逻辑220控制PLL250、PLL260和复用器270。复用器270进行操作以在输入差分时钟信号和来自1:1复用器(例如，250)的输出信号之间选择。来自复用器270的输出信号向任何数量的输出缓冲器280提供输入信号，输出缓冲器280提供差分时钟信号。类似地，来自PLL本文档来自技高网...

【技术保护点】
一种装置，包括：第一锁相环(PLL)电路，具有第一时钟比并耦合以接收输入差分时钟信号，所述第一PLL电路用于生成第一参考时钟信号；第二PLL电路，具有第二时钟比并耦合以接收所述输入差分时钟信号，所述第二PLL电路用于生成第二参考时钟信号；第一组时钟信号输出缓冲器，耦合以接收所述第一参考时钟信号并提供对应于所述第一参考时钟信号的第一差分参考时钟信号；第二组时钟信号输出缓冲器，耦合以接收所述第二参考时钟信号并提供对应于所述第二参考时钟信号的第二差分参考时钟信号；其中所述第一PLL电路、第二PLL电路、第一组输出缓冲器和第二组输出缓冲器驻留在集成电路封装中，所述集成电路封装还具有用于接收至少所述第一差分参考时钟信号的管芯。

【技术特征摘要】
【国外来华专利技术】2013.03.15 US 61/799,748;2013.06.27 US 13/929,1641.一种集成时钟差分缓冲器，包括：第一锁相环PLL电路，具有第一时钟比并耦合以接收输入差分时钟信号，所述第一锁相环PLL电路用于生成第一参考时钟信号；第二锁相环PLL电路，具有第二时钟比并耦合以接收所述输入差分时钟信号，所述第二锁相环PLL电路用于生成第二参考时钟信号；第一组时钟信号输出缓冲器，耦合以接收所述第一参考时钟信号并提供对应于所述第一参考时钟信号的第一差分参考时钟信号；第二组时钟信号输出缓冲器，耦合以接收所述第二参考时钟信号并提供对应于所述第二参考时钟信号的第二差分参考时钟信号；其中所述第一锁相环PLL电路、第二锁相环PLL电路、第一组输出缓冲器和第二组输出缓冲器驻留在集成电路封装中，所述集成电路封装还具有用于接收所述第一差分参考时钟信号的第一管芯和用于接收所述第二差分参考时钟信号的第二管芯。2.如权利要求1所述的集成时钟差分缓冲器，其特征在于，所述第一时钟比为1:1并且所述第二时钟比为1:2。3.如权利要求1所述的集成时钟差分缓冲器，其特征在于，所述第一管芯包括在所述第一管芯上的处理核，所述处理核具有多个差分参考时钟信号入口，其中所述差分参考时钟信号入口中的每一个与相应的时钟信号输出缓冲器耦合。4.如权利要求3所述的集成时钟差分缓冲器，其特征在于，所述第二管芯包括与所述处理核耦合的伴随管芯，所述伴随管芯具有多个差分参考时钟信号入口，其中所述差分参考时钟信号入口中的每一个与相应的时钟信号输出缓冲器耦合。5.如权利要求3所述的集成时钟差分缓冲器，其特征在于，所述处理核利用外围部件互连PCI兼容协议进行通信。6.如权利要求5所述的集成时钟差分缓冲器，其特征在于，所述外围部件互连PCI兼容协议包括快速外围部件互连PCIe兼容协议。7.如权利要求1所述的集成时钟差分缓冲器，其特征在于，所述第一锁相环PLL电路、第二锁相环PLL电路、第一组输出缓冲器和第二组输出缓冲器驻留在所述集成电路封装中并位于热耦合至所述第一管芯和所述第二管芯的热沉的热沉覆盖区域之外。8.如权利要求1所述的集成时钟差分缓冲器，其特征在于，所述第一锁相环PLL电路、第二锁相环PLL电路、第一组输出缓冲器和第二组输出缓冲器驻留在所述集成电路封装中并且在用于容纳所述第一管芯和所述第二管芯的插槽的插槽腔中。9.一种计算系统，包括集成电路管芯，所述集成电路管芯具有：第一锁相环PLL电路，具有第一时钟比并耦合以接收输入差分时钟信号，所述第一锁相环PLL电路用于生成第一参考时钟信号；第二锁相环PLL电路，具有第二时钟比并耦合...

【专利技术属性】
技术研发人员：C·黄，V·K·博杜，S·卢苏，N·B·彼德森，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US