测试器件制造技术

一种测试器件，包括：衬底；位于所述衬底上的测试结构；位于所述衬底上的多个连接线结构，与所述测试结构相连；位于所述衬底上的多个连接垫结构，所述连接垫结构包括至少一个导电层和连接插塞，所述导电层位于所述连接线结构的上方，通过所述连接插塞与所述连接线结构相连，且在平行衬底表面的平面内所述导电层与和所述连接线结构的投影具有重叠区域。本发明专利技术通过在平行衬底表面的平面内，所述连接线结构的投影和所述导电层的投影部分或者全部重叠，从而避免在所述连接垫结构两侧设置连接线结构。所以连接垫结构两侧的切割道无需包括用于设置连接线结构的区域，能够减小切割道的宽度，从而减小所述测试器件占用晶圆的面积，节省晶圆面积。

Test device

A test device includes: a substrate; in the test structure of the substrate; a plurality of connecting lines located in the structure of the substrate, is connected with the test structure; a plurality of connection pads located in the structure of the substrate, the connecting pad structure comprises at least one conductive layer and a connecting plug, the conductive layer is positioned on the connecting line of the above structure, through which the connecting plug is connected with the connection structure, and in parallel to the substrate surface in the plane of the conductive layer and the connecting line structure with overlapping projection. In the plane parallel to the substrate surface, the projection portion of the connecting line structure and projection of the conductive layer or completely overlap, so as to avoid the pad structure along the two sides of the connected connection structure. Therefore, the cutting path on both sides of the connecting pad structure does not need to include an area for setting the connection wire structure, which can reduce the width of the cutting path, thereby reducing the area occupied by the test device and reducing the wafer area.

【技术实现步骤摘要】
测试器件
本专利技术涉及半导体制造领域，特别涉及一种测试器件。
技术介绍
从半导体单晶片到最终成品，半导体器件的生产包括数十甚至上百道工序。为了确保所生产的半导体器件性能合格、稳定可靠，半导体器件制造工艺除了包括形成半导体器件的生产工序，还包括对所形成半导体器件进行检测的测试工艺。晶圆接收测试(WaferAcceptanceTest,WAT)是对特定的测试结构(Testkey)进行电学性能测试，根据测试结构的测试结果，反映生产工序的是否正常，以及生产工序的稳定性。晶圆上形成有数量众多的芯片，芯片之间留有空隙，形成切割道。随着芯片面积缩小，晶圆上芯片的密度随之增大。芯片间切割道所造成的面积损失也越来越可观。切割道宽度过大，造成了晶圆面积的浪费，影响了晶圆上芯片密度的提高。
技术实现思路
本专利技术解决的问题是提供一种测试器件，以节省晶圆面积。为解决上述问题，本专利技术提供一种测试器件，包括：衬底；位于所述衬底上的测试结构；位于所述衬底上的多个连接线结构，与所述测试结构相连；位于所述衬底上的多个连接垫结构，所述连接垫结构包括至少一个导电层和连接插塞，所述导电层位于所述连接线结构的上方，通过所述连接插塞与所述连接线结构相连，且在平行衬底表面的平面内所述导电层与和所述连接线结构的投影具有重叠区域。可选的，所述连接线结构包括一个导电线或多个相互并联的导电线。可选的，所述连接垫结构还包括：导电线段，所述导电线段位于相邻导电层之间或者导电层下方；所述连接线结构包括导电线，所述导电线与所述导电线段位于同层。可选的，所述连接线结构为一根导电线，所述导电线与所述导电线段位于同层。可选的，所述连接线结构为相互并联且位于不同层的多个导电线；所述导电线段的数量为多个，且多个导电线段位于不同层；所述导电线与对应所述导电线段位于同层。可选的，所述连接线结构包括相互并联的第一导电线和和位于所述第一导电线上的第二导电线；所述连接垫结构包括第一导电线段和位于所述第一导电线段上的第二导电线段；所述第一导电线与所述第一导电线段位于同层；所述第二导电线与所述第二导电线段位于同层。可选的，所述衬底包括用于形成所述测试器件的测试区以及用于形成芯片的器件区；所述器件区的衬底上具有栅电极；所述连接线结构包括导电线，所述导电线与所述栅电极位于同层。可选的，所述连接线结构为相互并联且位于不同层的多个导电线；所述栅电极的数量为多个，且多个所述栅电极位于不同层；所述导电线与对应的所述栅电极位于同层。可选的，所述连接线结构包括相互并联的第一导电线和位于所述第一导电线上的第二导电线；所述器件区的衬底上具有第一栅电极和位于第一栅电极上的第二栅电极；所述第一导电线与所述第一栅电极位于同层；所述第二导电线与所述第二栅电极位于同层。可选的，所述连接线结构为相互并联且位于不同层的多个导电线；所述连接垫结构还包括导电线段，所述导电线段与所述栅电极位于不同层；所述导电线与对应的所述导电线段位于同层，或者所述导电线与对应的所述栅电极位于同层。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术通过在平行衬底表面的平面内，所述连接线结构的投影和所述导电层的投影部分或者全部重叠，从而避免在所述连接垫结构两侧设置连接线结构。所以连接垫结构两侧的切割道无需包括用于设置连接线结构的区域，能够减小切割道的宽度，从而减小所述测试器件占用晶圆的面积，节省晶圆面积。附图说明图1是一种测试器件的俯视结构示意图；图2是本专利技术测试器件第一实施例的俯视结构示意图；图3是图2所示实施例中连接垫结构的俯视放大图；图4是图3所示实施例中沿AA线的剖视结构示意图；图5是本专利技术测试器件第二实施例的剖面结构示意图；图6是本专利技术测试器件第三实施例的剖面结构示意图；图7是本专利技术测试器件第四实施例中连接垫结构的俯视放大图；图8是图7所示实施例中沿BB线的剖视结构示意图；图9是图7所示实施例中沿CC线的剖视结构示意图；图10是本专利技术测试器件第五实施例的剖面结构示意图。具体实施方式由
技术介绍
可知，现有技术中存在切割道宽度过大的问题。现结合现有技术中测试结构分析切割道宽度过大问题的原因：参考图1，示出了一种测试器件的俯视结构示意图。所述测试结构包括：衬底(图中未示出)；位于所述衬底上的测试结构10；位于所述衬底上的多个连接垫结构11；位于衬底上的多个连接线结构12，所述连接线结构12用于连接所述测试结构10和所述连接垫结构11。所述测试结构与芯片同样形成于晶圆上，因此测试结构两侧也留有空隙，形成有切割道。如图1所示，所述连接线结构12位于测试结构10和所述连接垫结构11的两侧，因此切割道不仅需要包括用于进行切割工艺的区域，还包括用于设置连接线结构12的区域，所以所述切割道的宽度较大。所述切割道较大的宽度，造成了晶圆面积的浪费的问题，影响了晶圆上芯片密度的提高。为解决所述技术问题，本专利技术提供一种测试器件包括：衬底；位于所述衬底上的测试结构；位于所述衬底上的多个连接线结构，与所述测试结构相连；位于所述衬底上的多个连接垫结构，所述连接垫结构包括至少一个导电层和连接插塞，所述导电层位于所述连接线结构的上方，通过所述连接插塞与所述连接线结构相连，且在平行衬底表面的平面内所述导电层与和所述连接线结构的投影具有重叠区域。本专利技术通过在平行衬底表面的平面内，所述连接线结构的投影和所述导电层的投影部分或者全部重叠，从而避免在所述连接垫结构两侧设置连接线结构。所以连接垫结构两侧的切割道无需包括用于设置连接线结构的区域，能够减小切割道的宽度，从而减小所述测试器件占用晶圆的面积，节省晶圆面积。为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细的说明。参考图2至图4，示出了本专利技术测试器件第一实施例的结构示意图。其中图2是所述测试器件的俯视结构示意图，图3是上图2中连接垫结构130的俯视放大图，图4是图3中沿AA线的剖视结构示意图。所述测试器件包括：衬底100；位于所述衬底100上的测试结构110；位于所述衬底100上的多个连接线结构120，与所述测试结构110相连；位于所述衬底100上的多个连接垫结构130，所述连接垫结构130包括至少一个导电层131和连接插塞132，所述导电层131位于所述连接线结构120的上方，通过所述连接插塞132与所述连接线结构120相连，且在平行衬底100表面的平面内所述导电层131与和所述连接线结构120的投影具有重叠区域。如图4所示，所述衬底100用于提供工艺操作平台。具体的，本实施例中，所述衬底100的材料为单晶硅。在本专利技术其他实施例中，所述衬底的材料还可以选自多晶硅、非晶硅、锗、砷化镓或锗硅的其他半导体材料。此外，所述衬底还可以是具有外延层或外延层上的硅结构。所述测试结构110用于与探针卡上的探针实现电连接以进行测试。具体的，本实施例中，所述测试结构110用于进行晶圆接收测试，所述测试结构110与衬底100上其他区域内芯片的半导体器件同时形成，以反映生产工序是否正常进行以及生产工序的稳定性。需要说明的是，如图2所示，所述测试结构110上具有多个连接点(图中未标示)。所述连接点用于实现所述测试结构110内部电路与外部电路之间的电连接。本实施例中，所述测试结构110上具有5个连接点。所述本文档来自技高网...

【技术保护点】
一种测试器件，其特征在于，包括：衬底；位于所述衬底上的测试结构；位于所述衬底上的多个连接线结构，与所述测试结构相连；位于所述衬底上的多个连接垫结构，所述连接垫结构包括至少一个导电层和连接插塞，所述导电层位于所述连接线结构的上方，通过所述连接插塞与所述连接线结构相连，且在平行衬底表面的平面内所述导电层与和所述连接线结构的投影具有重叠区域。

【技术特征摘要】
1.一种测试器件，其特征在于，包括：衬底；位于所述衬底上的测试结构；位于所述衬底上的多个连接线结构，与所述测试结构相连；位于所述衬底上的多个连接垫结构，所述连接垫结构包括至少一个导电层和连接插塞，所述导电层位于所述连接线结构的上方，通过所述连接插塞与所述连接线结构相连，且在平行衬底表面的平面内所述导电层与和所述连接线结构的投影具有重叠区域。2.如权利要求1所述的测试器件，其特征在于，所述连接线结构包括一个导电线或多个相互并联的导电线。3.如权利要求1所述的测试器件，其特征在于，所述连接垫结构还包括：导电线段，所述导电线段位于相邻导电层之间或者导电层下方；所述连接线结构包括导电线，所述导电线与所述导电线段位于同层。4.如权利要求3所述的测试器件，其特征在于，所述连接线结构为一根导电线，所述导电线与所述导电线段位于同层。5.如权利要求3所述的测试器件，其特征在于，所述连接线结构为相互并联且位于不同层的多个导电线；所述导电线段的数量为多个，且多个导电线段位于不同层；所述导电线与对应所述导电线段位于同层。6.如权利要求1或5所述的测试器件，其特征在于，所述连接线结构包括相互并联的第一导电线和和位于所述第一导电线上的第二导电线；所述连...

【专利技术属性】
技术研发人员：高超，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海,31