化合物半导体集成电路的电路布局方法技术

本发明专利技术提供一种化合物半导体集成电路的电路布局方法，包括：划定在一重叠区域相重叠的一第一电路布局及一第二电路布局在一化合物半导体基板的上表面；一邻近跨接区域包含重叠区域及其周围邻近区域；划定一第一介电区域于邻近跨接区域内且与至少部分重叠区域相重叠；形成一第一金属层于第一电路布局；形成一第一介电凸块于第一介电区域内或同时形成第一介电凸块于第一介电区域内及一第二介电凸块于第一介电区域以外的一第二介电区域，其中第二介电凸块的厚度不大于且至少部分小于第一介电凸块的厚度；形成一第二金属层于第二电路布局，能大幅地提高化合物半导体集成电路的抗湿能力，以及具有提高化合物半导体集成电路的效能等优点。

Circuit layout method of compound semiconductor integrated circuit

The invention provides a circuit layout method, a compound semiconductor integrated circuit includes: the overlap in a designated area of overlap of a first circuit and a second circuit layout layout on the surface of a compound semiconductor substrate; an adjacent cross connected region contains overlapping area and adjacent areas; delimit a first dielectric region adjacent to the cross the region and at least partially overlapping area overlap; forming a first metal layer on the first circuit layout; forming a first dielectric bump on the first dielectric region and forming a first dielectric bump on the first dielectric region and a second dielectric lug on the outside of the first dielectric region a second dielectric regions, of which second dielectric block thickness not greater than and at least part of the dielectric block is smaller than the first thickness; forming a second metal layer on the second circuit layout, can The humidity resistance of the compound semiconductor integrated circuit is greatly improved, and the performance of the compound semiconductor integrated circuit is improved.

【技术实现步骤摘要】

本专利技术有关一种化合物半导体集成电路的电路布局方法，尤指一种具有提高化合物半导体集成电路的抗湿能力的化合物半导体集成电路的电路布局方法。
技术介绍
在一化合物半导体集成电路(compoundsemiconductorintegratedcircuits)中，当两不同电位的金属层需要交错跨接(cross-connect)时，两金属层之间于交错跨接的区域需做好隔离。一般现有技术是形成以聚酰亚胺(Polyimide)所构成的一隔离层来隔离两不同电位的金属层的交错跨接，通常是在一底金属层之上涂布一层聚酰亚胺的隔离层，再于聚酰亚胺的隔离层之上形成一顶金属层，其中底金属层以及顶金属层为两不同电位的金属层。除了在底金属层以及顶金属层交错跨接的重叠区域及其附近需要此聚酰亚胺的隔离层之外，其他的区域并不需要这一层聚酰亚胺的隔离层。由于现有技术并不会特别去蚀刻以去除聚酰亚胺的隔离层，因而聚酰亚胺的隔离层不仅存在底金属层以及顶金属层交错跨接的重叠区域，其他不需要聚酰亚胺的隔离层的区域并未被去除。然而，由于聚酰亚胺本身所具有的吸水率，使得聚酰亚胺的隔离层的存在会对化合物半导体集成电路的抗湿能力造成严重的影响。除了在底金属层以及顶金属层交错跨接的重叠区域必需要有聚酰亚胺的隔离层以隔离两不同电位的底金属层以及顶金属层之外，其他不需要聚酰亚胺的隔离层的广大区域，是造成化合物半导体集成电路的抗湿能力大幅降低的主因。此外，隔离层必需是一种具有低介电常数的低介电材料，以隔离两不同电位的底金属层以及顶金属层，且由于隔离层的存在，尤其隔离层必需存在于底金属层以及顶金属层交错跨接的重叠区域，因此隔离层对于在底金属层以及顶金属层交错跨接的重叠区域附近的化合物半导体集成电路的一阻抗(Impedance)的大小会有所影响。有鉴于此，专利技术人开发出一种化合物半导体集成电路的电路布局方法，能够避免上述的缺点，能大幅地提高化合物半导体集成电路的抗湿能力，以及具有提高化合物半导体集成电路的效能等优点，以兼顾使用弹性与经济性等考量，因此遂有本专利技术的产生。
技术实现思路
本专利技术所欲解决的技术问题有二：第一、若能有效地去除其他不需要聚酰亚胺的隔离层的广大区域的聚酰亚胺的隔离层，将能大幅地提高化合物半导体集成电路的抗湿能力。因此，如何形成一种隔离层以隔离两不同电位的底金属层以及顶金属层，且又能有效地去除底金属层以及顶金属层交错跨接的重叠区域以外的广大区域的该隔离层，以大幅地提高化合物半导体集成电路的抗湿能力是本专利技术所欲解决的第一个技术问题。第二、若能有效地去除其他不需要隔离层的广大区域的隔离层，除了可降低隔离层对化合物半导体集成电路的该阻抗的大小的影响之外，甚至还可通过进行设计调整存在于底金属层以及顶金属层交错跨接的重叠区域附近的隔离层的厚度、面积及形状以及挑选隔离层的材料的介电常数，使得化合物半导体集成电路的该阻抗的大小被影响成为有助于化合物半导体集成电路的效能优劣，反而使原本未加以设计调整的不利于化合物半导体集成电路的该阻抗大小的影响，转变成有助于化合物半导体集成电路的效能。因此，如何降低该隔离层对化合物半导体集成电路的一阻抗的不利影响，通过进行设计调整存在于底金属层以及顶金属层交错跨接的重叠区域附近的该隔离层的厚度、面积及形状以及挑选该隔离层的材料的介电常数，进而提升化合物半导体集成电路的效能是本专利技术所欲解决的第二个技术问题。为解决前述问题，以达到所预期的功效，本专利技术提供一种合物半导体集成电路的电路布局方法，包括以下步骤：A1：划定一化合物半导体集成电路布局于一化合物半导体基板的上表面，其中该化合物半导体集成电路布局包括一第一电路布局以及一第二电路布局，其中该第一电路布局的区域与该第二电路布局的区域于一重叠区域相重叠，一邻近跨接区域定义为包含该重叠区域以及该重叠区域的周围邻近区域；A2：划定一第一介电区域于该化合物半导体基板的上表面，其中该第一介电区域位于该邻近跨接区域之内，且该第一介电区域与至少部分该重叠区域相重叠，其中该化合物半导体基板的上表面的该第一介电区域以外的区域定义为一第二介电区域；A3：形成一第一金属层于该第一电路布局的区域内；A4：形成由一低介电材料所构成的一低介电凸块，其中该低介电凸块同时形成于该第一介电区域及该第二介电区域内，该第一介电区域内的该低介电凸块定义为一第一介电凸块，该第二介电区域内的该低介电凸块定义为一第二介电凸块，其中该第二介电凸块的厚度不大于该第一介电凸块的厚度，且至少部分的该第二介电凸块的厚度小于该第一介电凸块的厚度；以及A5：形成一第二金属层于该第二电路布局的区域内。在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中该低介电材料具有一小于5％的吸水率。在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中该低介电材料包括选自以下群组的至少一者：聚苯并恶唑(polybenzoxazole，简称PBO)以及苯并环丁烷(BenzoCyclobutane，简称BCB)。在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中A4步骤中，形成该低介电凸块包括以下步骤：同时于该第一介电区域及该第二介电区域内形成一第一低介电层，其中该第一低介电层的厚度等于该第二介电凸块的厚度；以及于该第一介电区域内形成一第二低介电层，其中该第二低介电层的厚度加上该第一低介电层的厚度等于该第一介电凸块的厚度。在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中A4步骤中，其中形成该低介电凸块包括以下步骤：同时于该第一介电区域及该第二介电区域内形成一第一低介电层，其中该第一低介电层的厚度等于该第二介电凸块的厚度；同时于该第一介电区域及该第二介电区域内形成该第二低介电层，其中该第二低介电层的厚度加上该第一低介电层的厚度等于该第一介电凸块的厚度；以及曝光显影或蚀刻以去除该第二介电区域内的该第二低介电层。在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中A4步骤中，形成该低介电凸块包括以下步骤：同时于该第一介电区域及该第二介电区域内形成该低介电凸块，其中该低介电凸块的厚度等于该第一介电凸块的厚度；以及曝光显影或蚀刻该第二介电区域内的该低介电凸块，使得该第一介电区域内的该低介电凸块的厚度为该第一介电凸块的厚度，且该第二介电区域内的该低介电凸块的厚度为该第二介电凸块的厚度。在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中A4步骤中，形成该低介电凸块包括以下步骤：同时于该第一介电区域及该第二介电区域内形成该低介电凸块；以及曝光显影或蚀刻该第一介电区域及该第二介电区域内的该低介电凸块，使得该第一介电区域内的该低介电凸块的厚度为该第一介电凸块的厚度，且该第二介电区域内的该低介电凸块的厚度为该第二介电凸块的厚度。在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中该重叠区域的周围邻近区域包括该重叠区域的周遭50μm的范围以内的区域。在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中该低介电材料的介电常数小于7。在一实施例中，前述的化合物半导体集成电路的电路布局方法，其中形成该第一介电凸块还包括以下步骤：依据该邻近跨接区域附近的该化合物半导体集成电路本文档来自技高网...

【技术保护点】
一种化合物半导体集成电路的电路布局方法，其特征在于，包括以下步骤：A1：划定一化合物半导体集成电路布局于一化合物半导体基板的上表面，其中所述化合物半导体集成电路布局包括一第一电路布局以及一第二电路布局，其中所述第一电路布局的区域与所述第二电路布局的区域在一重叠区域相重叠，一邻近跨接区域定义为包含所述重叠区域以及所述重叠区域的周围邻近区域；A2：划定一第一介电区域于所述化合物半导体基板的上表面，其中所述第一介电区域位于所述邻近跨接区域之内，且所述第一介电区域与至少部分所述重叠区域相重叠，其中所述化合物半导体基板的上表面的所述第一介电区域以外的区域定义为一第二介电区域；A3：形成一第一金属层于所述第一电路布局的区域内；A4：形成由一低介电材料所构成的一低介电凸块，其中所述低介电凸块同时形成于所述第一介电区域及所述第二介电区域内，所述第一介电区域内的所述低介电凸块定义为一第一介电凸块，所述第二介电区域内的所述低介电凸块定义为一第二介电凸块，其中所述第二介电凸块的厚度不大于所述第一介电凸块的厚度，且至少部分的所述第二介电凸块的厚度小于所述第一介电凸块的厚度；以及A5：形成一第二金属层于所述第二电路布局的区域内。...

【技术特征摘要】
1.一种化合物半导体集成电路的电路布局方法，其特征在于，包括以下步骤：A1：划定一化合物半导体集成电路布局于一化合物半导体基板的上表面，其中所述化合物半导体集成电路布局包括一第一电路布局以及一第二电路布局，其中所述第一电路布局的区域与所述第二电路布局的区域在一重叠区域相重叠，一邻近跨接区域定义为包含所述重叠区域以及所述重叠区域的周围邻近区域；A2：划定一第一介电区域于所述化合物半导体基板的上表面，其中所述第一介电区域位于所述邻近跨接区域之内，且所述第一介电区域与至少部分所述重叠区域相重叠，其中所述化合物半导体基板的上表面的所述第一介电区域以外的区域定义为一第二介电区域；A3：形成一第一金属层于所述第一电路布局的区域内；A4：形成由一低介电材料所构成的一低介电凸块，其中所述低介电凸块同时形成于所述第一介电区域及所述第二介电区域内，所述第一介电区域内的所述低介电凸块定义为一第一介电凸块，所述第二介电区域内的所述低介电凸块定义为一第二介电凸块，其中所述第二介电凸块的厚度不大于所述第一介电凸块的厚度，且至少部分的所述第二介电凸块的厚度小于所述第一介电凸块的厚度；以及A5：形成一第二金属层于所述第二电路布局的区域内。2.根据权利要求1所述的化合物半导体集成电路的电路布局方法，其特征在于，所述低介电材料具有一小于5％的吸水率。3.根据权利要求1所述的化合物半导体集成电路的电路布局方法，其特征在于，所述低介电材料包括选自以下群组的至少一者：聚苯并恶唑PBO以及苯并环丁烷BCB。4.根据权利要求1所述的化合物半导体集成电路的电路布局方法，其特征在于，A4步骤中，形成所述低介电凸块包括以下步骤：同时于所述第一介电区域及所述第二介电区域内形成一第一低介电层，其中所述第一低介电层的厚度等于所述第二介电凸块的厚度；以及于所述第一介电区域内形成一第二低介电层，其中所述第二低介电层的
\t厚度加上所述第一低介电层的厚度等于所述第一介电凸块的厚度。5.根据权利要求1所述的化合物半导体集成电路的电路布局方法，其特征在于，A4步骤中，其中形成所述低介电凸块包括以下步骤：同时于所述第一介电区域及所述第二介电区域内形成一第一低介电层，其中所述第一低介电层的厚度等于所述第二介电凸块的厚度；同时于所述第一介电区域及所述第二介电区域内形成所述第二低介电层，其中所述第二低介电层的厚度加上所述第一低介电层的厚度等于所述第一介电凸块的厚度；以及曝光显影或蚀刻以去除所述第二介电区域内的所述第二低介电层。6.根据权利要求1所述的化合物半导体集成电路的电路布局方法，其特征在于，A4步骤中，形成所述低介电凸块包括以下步骤：同时于所述第一介电区域及所述第二介电区域内形成所述低介电凸块，其中所述低介电凸块的厚度等于所述第一介电凸块的厚度；以及曝光显影或蚀刻所述第二介电区域内的所述低介电凸块，使得所述第一介电区域内的所述低介电凸块的厚度为所述第一介电凸块的厚度，且所述第二介电区域内的所述低介电凸块的厚度为所述第二介电凸块的厚度。7.根据权利要求1所述的化合物半导体集成电路的电路布局方法，其特征在于，A4步骤中，形成所述低介电凸块包括以下步骤：同时于所述第一介电区域及所述第二介电区域内形成所述低介电凸块；以及曝光显影或蚀刻所述第一介电区域及所述第二介电区域内的所述低介电凸块，使得所述第一介电区域内的所述低介电凸块的厚度为所述第一介电凸块的厚度，且所述第二介电区域内的所述低介电凸块的厚度为所述第二介电凸块的厚度。8.根据权利要求1所述的化合物半导体集成电路的电路布局方法，其特征在于，所述重叠区域的周围邻近区域包括所述重叠区域的周遭50μm的范围以内的区域。9.根据权利要求1所述的化合物半导体集成电路的电路布局方法，其特征在于，所述低介电材料的介电常数小于7。10.根据权利要求1至9任一项所述的化合物半导体集成电路的电路布局
\t方法，其特征在于，形成所述第一介电凸块还包括以下步骤：依据所述邻近跨接区域附近的所述化合物半导体集成电路的一阻抗所需大小，决定相对应于所述邻近跨接区域的所述第一介电凸块的厚度、面积及形状以及所述低介电材料的一介电常数，以形成所述第一介电凸块，藉此提升所述化合物半导体集成电路的效能。11.根据权利要求1至9任一项所述的化合物半导体集成电路的电路布局方法，其特征在于，还包括以下步骤：划定一功率放大器布局于所述化合物半导体集成电路布局中；形成一功率放大器于所述功率放大器布局的区域内，其中所述功率放大器包括一第一端、一第二端以及一第三端，其中所述第一端及所述第二端的其中之一为所述功率放大器的一输出端，其中所述第一端与所述第一金属层及所述第二金属层的其中之一电性相连，所述第二端与所述第一金属层及所述第二金属层的其中的另一电性相连，使得所述功率放大器的所述第一端及所述第二端通过所述第一介电凸块形成隔离；以及依据所述邻近跨接区域附近的所述功率放大器的所述第一端以及所述第二端间的一输出阻抗所需大小，决定相对应于所述邻近跨接区域的所述第一介电凸块的厚度、面积及形状以及所述低介电材料的一介电常数，以形成所述第一介电凸块，藉此提升所述化合物半导体集成电路的效能。12.根据权利要求11所述的化合物半导体集成电路的电路布局方法，其特征在于，所述功率放大器为一双极性晶体管或一异质接面双极性晶体管，所述第一端为一集极，所述第二端为一射极，所述第三端为一基极，其中所述输出阻抗为所述功率放大器的所述集极及所述射极间的阻抗。13.根据权利要求11所述的化合物半导体集成电路的电路布局方法，其特征在于，所述功率放大器为一场效晶体管，所述第一端为一漏极，所述第二端为一源极，所述第三端为一栅极，其中所述输出阻抗为所述功率放大器的所述漏极及所述源极间的阻抗。14.根据权利要求1至9任一项所述的化合物半导体集成电路的电路布局方法，其特征在于，还包括以下步骤：划定一主功率放大器布局以及一偏压电路功率放大器布局于所述化合物半导体集成电路布局中；形成一主功率放大器于所述主功率放大器布局的区域内，其中所述主功率放大器包括一主功率放大器第一端、一主功率放大器第二端以及一主功率放大器第三端，其中所述主功率放大器第三端为所述主功率放大器的一输入端；形成一偏压电路功率放大器于所述偏压电路功率放大器布局的区域内，其中所述偏压电路功率放大器包括一偏压电路功率放大器第一端、一偏压电路功率放大器第二端以及一偏压电路功率放大器第三端，其中所述偏压电路功率放大器第一端与所述第一金属层及所述第二金属层的其中之一电性相连，所述主功率放大器第三端与所述第一金属层及所述第二金属层的其中之另一电性相连，使得所述偏压电路功率放大器第一端及所述主功率放大器第三端通过所述第一介电凸块形成隔离；以及依据所述邻近跨接区域附近的所述偏压电路功率放大器第一端以及所述主功率放大器第三端间的一阻抗所需大小，决定相对应于所述邻近跨接区域的所述第一介电凸块的厚度、面积及形状以及所述低介电材料的一介电常数，以形成所述第一介电凸块，藉此提升所述化合物半导体集成电路的效能，其中所述阻抗为所述主功率放大器的一输入阻抗。15.根据权利要求14所述的化合物半导体集成电路的电路布局方法，其特征在于，所述主功率放大器以及所述偏压电路功率放大器为一双极性晶体管或一异质接面双极性晶体管，所述主功率放大器第一端为一主功率放大器集极，所述主功率放大器第二端为一主功率放大器射极，所述主功率放大器第三端为一主功率放大器基极，所述偏压电路功率放大器第一端为一偏压电路功率放大器集极，所述偏压电路功率放大器第二端为一偏压电路功率放大器射极，所述偏压电路功率放大器第三端为一偏压电路功率放大器基极，其中所述输入阻抗为所述偏压电路功率放大器集极及所述主功率放大器基极间的阻抗。16.根据权利要求14所述的化合物半导体集成电路的电路布局方法，其特征在于，所述主功率放大器以及所述偏压电路功率放大器为一场效晶体管，所述主功率放大器第一端为一主功率放大器漏极，所述主功率放大器第二端为一主功率放大器源极，所述主功率放大器第三端为一主功率放大器栅极，所述偏压电路功率放大器第一端为一偏压电路功率放大器漏极，所述偏压电
\t路功率放大器第二端为一偏压电路功率放大器源极，所述偏压电路功率放大器第三端为一偏压电路功率放大器栅极，其中所述输入阻抗为所述偏压电路功率放大器漏极及所述主功率放大器栅极间的阻抗。17.根据权利要求1所述的化合物半导体集成电路的电路布局方法，其特征在于，在A3步骤以及A4步骤之间还包括一形成至少一上绝缘层的步骤，其中所述至少一上绝缘层形成于所述化合物半导体基板之上以及所述第一金属层之上，且所述至少一上绝缘层形成于所述低介电凸块之下。18.根据权利要求17所述的化合物半导体集成电路的电路布局方法，其特征在于，构成所述至少一上绝缘层的材料包括选自以下群组的至少一者：氮化硅SiN以及氧化硅SiO2。19.根据权利要求1所述的化合物半导体集成电路的电路布局方法，其特征在于，在A3步骤之前还包括一形成至少一下绝缘层的步骤，其中所述至少一下绝缘层形成于所述化合物半导体基...

【专利技术属性】
技术研发人员：蔡绪孝，许荣豪，刘怡伶，林正国，
申请(专利权)人：稳懋半导体股份有限公司，
类型：发明
国别省市：中国台湾;71