半导体集成电路的试验电路及使用其的试验方法技术

本发明专利技术提供半导体集成电路的试验电路及使用其的试验方法。可检测从前级的逻辑电路中的最后级的组合电路到存储电路的路径、从存储电路到后级的组合电路的路径的延迟故障。试验电路用于检测具备包含多个时序电路的输出控制电路、与其后级连接的组合电路和与其后级连接的存储电路、从存储电路后级的组合电路的半导体集成电路的延迟故障，将多个时序电路中的第一时序电路的输出的预定的处理的结果输入到第一时序电路，以时钟的预定的交替，根据预定处理的结果，经由组合电路使预定的数据存储于存储电路，预定的时钟在预定的交替后进行奇数次交替后的接下来的交替中，从存储电路中读取数据，将数据与第一状态比较，基于比较结果进行延迟故障的检测。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路的试验电路及使用其的试验方法，特别涉及用于检测半导体集成电路的延迟故障的试验电路及使用其的试验方法。
技术介绍
半导体集成电路一般是由存储电路和逻辑电路构成，所述存储电路由ROM、闪存、SRAM、DRAM等存储元件构成，所述逻辑电路由触发器等时序电路和组合电路构成。为了保持、提高上述半导体集成电路的品质，重要的是将逻辑电路、存储电路中的规格外的迟延作为延迟故障检测出来。例如，作为用于检测该逻辑电路的延迟故障的试验，已知有扫描测试，另外，作为用于检测该存储电路的延迟故障的试验，已知有存储器BIST(Built In SelfTest：内建自测试)。在扫描测试中，使用预先设置在半导体集成电路的逻辑电路内的扫描路径。即，在扫描测试中，试验装置经由扫描路径将输出控制电路内的时序电路设定为预定的状态。预定的状态以如下方式设置：在将配置在组合电路的前级的时序电路的状态传递到配置在后级的时序电路的情况下，使该时序电路的状态变化。试验装置在将时序电路设定为预定的状态之后，以实际动作的频率使组合电路动作，经由组合电路使配置在组合电路的前级的时序电路的状态传递到配置在后级的时序电路，进一步经由扫描路径提取后级的时序电路的状态，判断该提取的时序电路的状态是否与预定的预期值一致。由此，试验装置检测逻辑电路的延迟故障。另一方面，在存储器BIST中，使用预先设置在半导体集成电路内的专用电路。即，在存储器BIST中，试验装置使用专用电路，以实际动作速度将测试数据写入到存储电路，之后读取该写入的测试数据，判断该读取的测试数据是否与预定的预期值一致，由此检测存储电路的延迟故障。然而，在像上述那样的特化了逻辑电路或存储电路中的任一个延迟故障的检测的试验中，无法进行从逻辑电路到存储电路的路径、从存储电路到逻辑电路的路径的延迟故障的检测。即，为了检测从逻辑电路到存储电路的路
径、从存储电路到逻辑电路的路径的延迟故障，在试验期间需要使这2个电路同时动作，但上述试验是以仅使特化的任一电路动作的方式设计的，对于使2个电路同时动作没有任何考虑。因此，例如像下述专利文献1中公开那样，提出了用于检测从逻辑电路到存储电路的路径的延迟故障的半导体装置。即，下述专利文献中公开的半导体装置通过将来自配置在内存宏的前级的输入侧的测试专用逻辑电路的输出暂时获取到扫描触发器，向内存宏输出该扫描触发器的输出，能够进行从该扫描触发器到内存宏的路径的延迟故障的检测。现有技术文献专利文献专利文献1：日本特开2010-197149号公报
技术实现思路
技术问题然而，在如上所述的专利文献1中公开的半导体装置是将内存宏的前级的输入侧的测试专用逻辑电路的输出暂时获取到扫描触发器，将该获取的数据从扫描触发器输出到内存宏，因此对于从内存宏的前级的输入侧用户逻辑电路中的最后级的组合电路到内存宏的路径的延迟故障，依然无法检测，作为半导体集成电路中的逻辑电路与存储电路的连接部分的延迟故障的检测是不充分的。因此，本专利技术的目的在于提供能够检测从半导体集成电路的前级的逻辑电路中的最后级的组合电路到存储电路的路径以及从存储电路到后级的组合电路的路径的延迟故障的试验电路。技术方案用于解决上述课题的本专利技术构成为包括以下的技术特征或者专利技术特定事项。即，根据上述观点的本专利技术是一种试验电路，其为了检测半导体集成电路的延迟而设置在所述半导体集成电路中，所述试验电路具备包含多个时序电路的第一输出控制电路、与所述第一输出控制电路的后级连接的第一组合电路以及与所述第一组合电路的后级连接的存储电路，所述试验电路构成为：上述试验电路在与上述半导体集成电路连接的试验装置的控制之下，对上述
多个时序电路中的、经由上述第一组合电路到达上述存储电路的地址端子的第一时序电路的输出进行预定的处理，将处理的结果输入到上述第一时序电路，在输入到上述多个时序电路和上述存储电路的预定的时钟的预定的交替时刻进行上述预定的处理，根据处理的结果，经由上述第一组合电路使预定的数据存储到上述存储电路中，上述预定的时钟在上述预定的交替时刻后进行奇数次交替之后的接下来的交替时刻，从上述存储电路中读取上述存储的数据作为上述半导体集成电路的延迟故障的结果。由此，试验电路在对存储电路存储预定的数据的交替时刻之后，使预定的时钟交替奇数次，从而对到达存储电路的第一时序电路的输出进行预定的处理。接着，试验电路通过在交替奇数次之后的交替时刻从存储电路中读取预定的数据，由此到达存储电路的第一时序电路的输出的逻辑与对存储电路存储预定的数据时的逻辑一致，因此能够检测从第一输出控制电路经由第一组合电路到达存储电路的路径的延迟故障。在此，可以是上述多个时序电路以串联的方式连接，上述试验电路在将上述预定的处理的结果输入到上述第一时序电路之前，向最前级的上述时序电路输入预定的测试图案，基于上述预定的时钟使上述测试图案从上述最前级的时序电路传递到最后级的上述时序电路。由此，试验电路在将预定的处理的结果输入到第一时序电路之前，能够将多个时序电路的各状态设定为根据预定的测试图案的状态。此外，可以是上述试验电路在向上述最前级的时序电路输入上述预定的测试图案之前，将上述预定的时钟的频率设定为第一频率，使上述预定的测试图案从上述最前级的时序电路传递到上述最后级的时序电路之后，将上述预定的时钟的频率设定为比上述第一频率高的第二频率。由此，试验电路通过具有比输入预定的测试图案时的频率，即第一频率高的频率的第二频率的预定的时钟使预定的数据存储在存储电路中，能够使预定的时钟交替奇数次，从该存储电路中读取预定的数据。另外，可以是上述半导体集成电路还具备与上述存储电路的后级连接的第二组合电路以及与上述第二组合电路的后级连接且包含上述多个时序电路的第二输出控制电路，上述试验电路基于上述预定的时钟，经由上述第二组合电路并利用上述第二输出控制电路的时序电路锁存从上述存储电路中读取的数据，基于上述预定的时钟使上述第二输出控制电路的时序电路锁存的数
据传递到上述最后级的时序电路。由此，试验电路能够通过第二输出控制电路的时序电路锁存从存储电路中读取的数据，将该锁存的数据经由第二输出控制电路的时序电路输出到外部。另外，上述预定的处理可以是逻辑非处理。此外，根据另一个观点的本专利技术是一种试验方法，在试验装置的控制下，用于检测具备包含多个时序电路的第一输出控制电路、与上述第一输出控制电路的后级连接的第一组合电路以及与上述第一组合电路的后级连接的存储电路的半导体集成电路的延迟故障，包括：将对于上述多个时序电路中的、第一时序电路的输出的预定的处理的结果输入到上述第一时序电路；在输入到上述多个时序电路和上述存储电路的预定的时钟的预定的交替时刻，根据上述预定的处理的结果，经由上述第一组合电路使预定的数据存储在上述存储电路中；上述预定的时钟在上述预定的交替时刻后交替奇数次后的接下来的交替时刻，从上述存储电路中读取上述存储的数据；以及判断从上述存储电路中读取的数据是否是表示预期值的第一状态，基于该判断的结果进行延迟故障的检测。由此，试验装置通过在对存储电路存储预定的数据的交替时刻之后，使预定的时钟交替奇数次，从而对到达存储电路的第一时序电路的输出的逻辑进行预定的处理。接下本文档来自技高网...

【技术保护点】
一种试验电路，其特征在于，其为了检测半导体集成电路的延迟而设置在所述半导体集成电路中，所述试验电路具备包含多个时序电路的第一输出控制电路、与所述第一输出控制电路的后级连接的第一组合电路以及与所述第一组合电路的后级连接的存储电路，所述试验电路在与所述半导体集成电路连接的试验装置的控制之下，对所述多个时序电路中的、经由所述第一组合电路到达所述存储电路的地址端子的第一时序电路的输出进行预定的处理，将处理的结果输入到所述第一时序电路，在输入到所述多个时序电路和所述存储电路的预定的时钟的预定的交替时刻进行所述预定的处理，根据处理的结果，经由所述第一组合电路使预定的数据存储到所述存储电路中，所述预定的时钟在所述预定的交替时刻后进行奇数次交替之后的接下来的交替时刻，从所述存储电路中读取所述存储的数据作为所述半导体集成电路的延迟故障的检测的结果。

【技术特征摘要】
2015.03.27 JP 2015-0659531.一种试验电路，其特征在于，其为了检测半导体集成电路的延迟而设置在所述半导体集成电路中，所述试验电路具备包含多个时序电路的第一输出控制电路、与所述第一输出控制电路的后级连接的第一组合电路以及与所述第一组合电路的后级连接的存储电路，所述试验电路在与所述半导体集成电路连接的试验装置的控制之下，对所述多个时序电路中的、经由所述第一组合电路到达所述存储电路的地址端子的第一时序电路的输出进行预定的处理，将处理的结果输入到所述第一时序电路，在输入到所述多个时序电路和所述存储电路的预定的时钟的预定的交替时刻进行所述预定的处理，根据处理的结果，经由所述第一组合电路使预定的数据存储到所述存储电路中，所述预定的时钟在所述预定的交替时刻后进行奇数次交替之后的接下来的交替时刻，从所述存储电路中读取所述存储的数据作为所述半导体集成电路的延迟故障的检测的结果。2.根据权利要求1所述的试验电路，其特征在于，所述多个时序电路以串联的方式连接，所述试验电路在将所述预定的处理的结果输入到所述第一时序电路之前，向最前级的所述时序电路输入预定的测试图案，基于所述预定的时钟使所述测试图案从所述最前级的时序电路传递到最后级的所述时序电路。3.根据权利要求2所述的试验电路，其特征在于，在向所述最前级的时序电路输入所述预定的测试图案之前，将所述预定的时钟的频率设定为第一频率，使所述预定的测试图案从所述最前级的时序电路传递到所述最后级的时序电路之后，将所述预定的时钟的频率设定为比所述第一频率高的第二频率。4.根据权利要求1所述的试验电路，其特征在于，所述半导体集成电路还具备与所述存储电路的后级连接的第二组合电路以及与所述第二组合电路的后级连接且包含所述多个时序电路的第二输出控制电路，所述试验电路基于所述预定的时钟，经由所述第二组合电路并...

【专利技术属性】
技术研发人员：中村博幸，
申请(专利权)人：株式会社巨晶片，
类型：发明
国别省市：日本;JP