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本发明提供半导体集成电路的试验电路及使用其的试验方法。可检测从前级的逻辑电路中的最后级的组合电路到存储电路的路径、从存储电路到后级的组合电路的路径的延迟故障。试验电路用于检测具备包含多个时序电路的输出控制电路、与其后级连接的组合电路和与其后...
该专利属于株式会社巨晶片所有，仅供学习研究参考，未经过株式会社巨晶片授权不得商用。

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