一种半导体结构的制作方法技术

本发明专利技术提供一种半导体结构的制作方法，包括步骤S1：形成贯穿氮化硅层并深入衬底中的至少一个凹槽；S2：形成隔离结构；S3：从顶部去除第一厚度的氮化硅层，暴露出隔离结构的第一段，并对隔离结构进行回刻使其第一段宽度减小；S4：进一步去除第二厚度的氮化硅层，暴露出隔离结构的第二段，并对隔离结构进行回刻使其第二段宽度减小；S5：重复步骤S4至少一次，直至剩余的氮化硅层为第三厚度；S6：去除剩余的氮化硅层；S7：沉积得到浮栅结构。本发明专利技术在制作浮栅的过程中逐渐增大浮栅填充上开口，而底部有源区CD不用增大，可以扩大工艺窗口，有效避免浮栅中出现孔洞；还可以很好地调控浮栅形貌，提高器件的耦合率，并改善有源区与控制栅之间的击穿性能。

【技术实现步骤摘要】

本专利技术属于半导体
，涉及一种半导体结构的制作方法。
技术介绍
在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例，如RAM(随机存储器)、DRAM(动态随机存储器)、ROM(只读存储器)、EPROM(可擦除可编程只读存储器)、FLASH(快闪存储器)和FRAM(铁电存储器)等。存储器中的闪存器件的发展尤为迅速，其成为非易失性半导体存储技术的主流。它的主要特点是在不加电的情况下能长期保持存储的信息，具有集成度高、较快的存取速度和易于擦除等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。非易失性存储器主要包括两种基本结构：栅极叠层(stackgate)结构和分离栅极式(splitgate)结构。栅极叠层结构式存储器包括依序形成于衬底上的遂穿氧化物层、存储电子的浮置栅极多晶硅层、氧化物/氮化物/氧化物(oxide-nitride-oxide，ONO)叠层和控制电子存储和释放的控制栅极多晶硅层。分离栅极式存储器也包括形成于衬底上的遂穿氧化物层、存储电子的浮置栅极多晶硅层、氧化物/氮化物/氧化物(oxide-nitride-oxide，ONO)叠层和控制电子存储和释放的控制栅极多晶硅层。但与栅极叠层式存储器不同的是，分离栅极式存储器还在栅极叠层结构的一侧形成用作擦除栅极(erasegate)的多晶硅层。同时，分离栅极式闪存存储器为实现一定功能，周围会存在外围电路(PeripheryCircuit)，包括逻辑晶体管。如果将分离栅极式闪存存储器、逻辑晶体管都做在单独的集成芯片上，整个存储器的运行速度会受到闪存存储器和外围电路间的信号传输带宽限制。目前，现有技术中也有将逻辑晶体管嵌入分离栅极式闪存存储器的集成电路。闪存结构一般包括浮栅和控制栅。在各种各样的FLASH器件中，嵌入式闪存是片上系统(SOC)的一种，在一片集成电路内同时集成逻辑电路模块和闪存电路模块，在智能卡、微控制器等产品中有广泛的用途。嵌入式闪存技术发展至更小体积的闪存，在相同的容量和速度下，体积只有原来的85％～90％。然而，随着源线有源区关键尺寸(sourcelineAACD)的降低，浮栅材料层在沉积过程中很容易出现孔洞，这给现有浮栅形成工艺带来了很大的挑战。同时，为了达到更高的可靠性，最终的耦合率、击穿电压、循环次数、DBR、应力等参数也有着严格要求。因此，如何在浮栅的形成过程中避免孔洞的出现，并提高器件性能，成为本领域技术人员亟待解决的一个重要技术问题。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种半导体结构的制作方法，用于解决现有技术中浮栅中容易出现孔洞，导致器件性能降低的问题。为实现上述目的及其他相关目的，本专利技术提供一种半导体结构的制作方法，包括以下步骤：S1：提供一衬底，在所述衬底表面依次形成衬垫氧化层及氮化硅层，并形成贯穿所述衬垫氧化层及氮化硅层并深入所述衬底中的至少一个凹槽；S2：在所述凹槽中填充绝缘介质材料，形成隔离结构，并进行平坦化使所述隔离结构上表面与所述氮化硅层上表面齐平；S3：从顶部去除第一厚度的所述氮化硅层，暴露出所述隔离结构的第一段，并对所述隔离结构进行回刻，使所述隔离结构的第一段宽度减小；S4：进一步从顶部去除第二厚度的所述氮化硅层，暴露出所述隔离结构的第二段，并对所述隔离结构进行回刻，使所述隔离结构的第二段宽度减小，且回刻之后，所述隔离结构的第二段宽度大于第一段的宽度；S5：重复步骤S4至少一次，直至剩余的所述氮化硅层为第三厚度；S6：去除剩余的所述氮化硅层；S7：去除所述衬底表面的所述衬垫氧化层，并在所述衬底上依次沉积隧穿氧化层及浮栅材料，并平坦化，在所述隧穿氧化层表面得到浮栅结构。可选地，于所述步骤S5中，重复步骤S4的次数为2～10000次。可选地，于所述步骤S5中，每一次重复步骤S4的过程中去除的所述氮化硅层的厚度均相同，或者均不相同，或者至少有两次不同。可选地，于所述步骤S5中，每一次重复步骤S4的过程中去除的所述氮化硅层的厚度范围为1～50埃。可选地，所述第一厚度大于第二厚度。可选地，所述浮栅结构的顶部宽度大于底部宽度，且所述浮栅结构分为上部、中部及下部，其中，上部及下部侧壁垂直，中部侧壁倾斜。可选地，所述浮栅结构的底部宽度为50～75nm，顶部宽度为60～110nm。可选地，于所述步骤S5中，多次重复步骤S4直至所述氮化硅层被刻蚀完毕，所述步骤S7得到的浮栅结构分为上部及下部，其中，上部侧壁垂直，下部侧壁倾斜。可选地，于所述步骤S3或S4中，去除所述氮化硅层的方法为湿法刻蚀。可选地，所述湿法刻蚀采用的刻蚀液对所述氮化硅层与所述隔离结构的选择比大于50。可选地，所述湿法刻蚀采用磷酸溶液。可选地，于所述步骤S3或S4中，对所述隔离结构进行回刻的方法为干法刻蚀或湿法刻蚀。可选地，所述隔离结构的材料为氧化硅，所述湿法刻蚀采用氢氟酸溶液。可选地，所述浮栅材料为多晶硅。可选地，于所述步骤S7之后，进一步对所述隔离结构顶部进行回刻，然后依次沉积ONO层及控制栅材料层。如上所述，本专利技术的半导体结构的制作方法，具有以下有益效果：本专利技术的半导体结构的制作方法在制作浮栅的过程中，循序渐进地、逐渐增大浮栅填充上开口，有利于浮栅多晶硅材料的填充，扩大工艺窗口，有效避免浮栅中出现孔洞；同时，底部有源区CD不用增大，甚至可以进行一定的缩小，从而进一步减小存储单元的面积。本专利技术还可以很好地调控浮栅的形貌，通过控制步骤S3中第一厚度及步骤S5中第三厚度的值，可以有效提高器件的耦合率，并改善有源区与控制栅之间的击穿性能。附图说明图1显示为本专利技术的半导体结构的制作方法的工艺流程图。图2显示为形成贯穿衬垫氧化层及氮化硅层并深入衬底中的凹槽的示意图。图3显示为在凹槽中形成隔离结构的示意图。图4显示为从顶部去除第一厚度的氮化硅层的示意图。图5显示为对隔离结构进行回刻使其第一段宽度减小的示意图。图6显示为从顶部去除第二厚度的氮化硅层的示意图。图7显示为对隔离结构进行回刻使其第二段宽度减小的示意图。图8显示为图7中虚线框所示部位的放大图。图9显示为重复步骤S4至少一次，直至剩余的所述氮化硅层为第三厚度的示意图。图10显示为去除剩余的氮化硅层的示意图。图11显示为依次沉积隧穿氧化层及浮栅材料的示意图。图12显示为平坦化，在隧穿氧化层表面得到浮栅结构的示意图。图13显示为进一步对隔离结构顶部进行回刻，然后沉积ONO层的示意图。图14显示为在ONO层表面沉积控制栅材料层的示意图。图15显示为实施例二的步骤S5中，多次重复步骤S4直至氮化硅层被刻蚀完毕的示意图。图16显示为实施例二中依次沉积隧穿氧化层及浮栅材料的示意图。图17显示为实施例二中进一步对隔离结构顶部进行回刻，然后依次沉积ONO层及控制栅材料层的示意图。元件标号说明S1～S7步骤A第一厚度B第二厚度C第三厚度1衬底2衬垫氧化层3氮化硅层4凹槽5隔离结构6隧穿氧化层7浮栅结构8ONO层9控制栅材料层具体实施方式以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体本文档来自技高网...

【技术保护点】
一种半导体结构的制作方法，其特征在于，包括以下步骤：S1：提供一衬底，在所述衬底表面依次形成衬垫氧化层及氮化硅层，并形成贯穿所述衬垫氧化层及氮化硅层并深入所述衬底中的至少一个凹槽；S2：在所述凹槽中填充绝缘介质材料，形成隔离结构，并进行平坦化使所述隔离结构上表面与所述氮化硅层上表面齐平；S3：从顶部去除第一厚度的所述氮化硅层，暴露出所述隔离结构的第一段，并对所述隔离结构进行回刻，使所述隔离结构的第一段宽度减小；S4：进一步从顶部去除第二厚度的所述氮化硅层，暴露出所述隔离结构的第二段，并对所述隔离结构进行回刻，使所述隔离结构的第二段宽度减小，且回刻之后，所述隔离结构的第二段宽度大于第一段的宽度；S5：重复步骤S4至少一次，直至剩余的所述氮化硅层为第三厚度；S6：去除剩余的所述氮化硅层；S7：去除所述衬底表面的所述衬垫氧化层，并在所述衬底上依次沉积隧穿氧化层及浮栅材料，并平坦化，在所述隧穿氧化层表面得到浮栅结构。

【技术特征摘要】
1.一种半导体结构的制作方法，其特征在于，包括以下步骤：S1：提供一衬底，在所述衬底表面依次形成衬垫氧化层及氮化硅层，并形成贯穿所述衬垫氧化层及氮化硅层并深入所述衬底中的至少一个凹槽；S2：在所述凹槽中填充绝缘介质材料，形成隔离结构，并进行平坦化使所述隔离结构上表面与所述氮化硅层上表面齐平；S3：从顶部去除第一厚度的所述氮化硅层，暴露出所述隔离结构的第一段，并对所述隔离结构进行回刻，使所述隔离结构的第一段宽度减小；S4：进一步从顶部去除第二厚度的所述氮化硅层，暴露出所述隔离结构的第二段，并对所述隔离结构进行回刻，使所述隔离结构的第二段宽度减小，且回刻之后，所述隔离结构的第二段宽度大于第一段的宽度；S5：重复步骤S4至少一次，直至剩余的所述氮化硅层为第三厚度；S6：去除剩余的所述氮化硅层；S7：去除所述衬底表面的所述衬垫氧化层，并在所述衬底上依次沉积隧穿氧化层及浮栅材料，并平坦化，在所述隧穿氧化层表面得到浮栅结构。2.根据权利要求1所述的半导体结构的制作方法，其特征在于：于所述步骤S5中，重复步骤S4的次数为2～10000次。3.根据权利要求2所述的半导体结构的制作方法，其特征在于：于所述步骤S5中，每一次重复步骤S4的过程中去除的所述氮化硅层的厚度均相同，或者均不相同，或者至少有两次不同。4.根据权利要求2所述的半导体结构的制作方法，其特征在于：于所述步骤S5中，每一次重复步骤S4的过程中去除的所述氮化硅层的厚度范围为1～50埃。5.根据权利要求1所述的半导体结构的制作方法，其特征在于：所述第一厚度大于第...

【专利技术属性】
技术研发人员：王新鹏，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31