半导体装置及其制造方法制造方法及图纸

本发明专利技术涉及半导体装置及其制造方法，提高半导体装置的性能。半导体装置具有与栅极电极电连接的沟槽栅极电极(TG1)和沟槽栅极电极(TG2)以及与发射极电极电连接的沟槽栅极电极(TG3)和沟槽栅极电极(TG4)。在沟槽栅极电极(TG1)与沟槽栅极电极(TG2)之间的半导体层(SLn)中，形成有多个p+型半导体区域(PR)。多个p+型半导体区域(PR)在俯视时，沿着沟槽栅极电极(TG1)的延伸方向相互空出间隔地配置。

【技术实现步骤摘要】

本专利技术涉及半导体装置，例如涉及能够合适地利用于具备绝缘栅双极型晶体管(InsulatedGateBipolarTransistor：IGBT)的半导体装置。
技术介绍
作为导通电阻低的IGBT而广泛使用沟槽栅极型IGBT，开发了如下IE(InjectionEnhancement)型IGBT，该IE型IGBT在单元形成区域中，交替地配置与发射极电极连接的有源单元区域以及包括浮置区域的无源(inactive)单元区域，从而能够利用IE效应。IE效应在IGBT的导通状态时使得从发射极电极侧难以排出空穴，从而使在漂移区域累积的电荷的浓度提高。在日本特开2012－256839号公报(专利文献1)中，公开了如下技术：在IE型沟槽栅极IGBT中，在单元形成区域内设置的各线状单位单元区域具有线状有源单元区域以及设置成从两侧夹着线状有源单元区域的线状无源单元区域。在日本特开2013－140885号公报(专利文献2)中，公开了如下技术：在IE型沟槽栅极IGBT中，在单元形成区域内设置的各线状单位单元区域具有第1和第2线状单位单元区域，第1线状单位单元区域具有线状有源单元区域，第2线状单位单元区域具有线状空穴集电极单元区域。在日本特开2006－210547号公报(专利文献3)中，公开了如下技术：在绝缘栅型半导体装置中，设置有在第1导电类型的第1半导体层上设置的第2导电类型的第2半导体层、在第2半导体层的表面形成有多个的条形的槽以及在槽间的长边方向上选择性地形成的多个第1导电类型的第3半导体区域。专利文献1：日本特开2012－256839号公报专利文献2：日本特开2013－140885号公报专利文献3：日本特开2006－210547号公报
技术实现思路
例如如在上述专利文献2中公开的IE型沟槽栅极IGBT那样，已知作为IE型沟槽栅极IGBT而具备具有GG型(栅极－栅极型)的有源单元区域和EE型(发射极－发射极型)的无源单元区域(非有源单元区域)的IGBT的半导体装置。通过设置EE型的无源单元区域，在断开时容易排出在导通状态下累积的载流子。然而，在设置有EE型的无源单元区域的情况下，与不设置EE型的无源单元区域的情况相比，更容易抑制IE效应。因此，在具备具有GG型的有源单元区域和EE型的无源单元区域的IGBT的半导体装置中，期望进一步地提高IE效应等作为半导体装置的性能。其他课题和新颖的特征根据本说明书的叙述和附图将变得明确。根据一个实施方式，半导体装置具有第1沟槽电极、与第1沟槽电极空出间隔地配置的第2沟槽电极、隔着第2沟槽电极而配置于与第1沟槽电极相反的一侧的第3沟槽电极以及隔着第3沟槽电极而配置于与第2沟槽电极相反的一侧的第4沟槽电极。第1沟槽电极和第2沟槽电极与栅极电极连接，第3沟槽电极和第4沟槽电极与发射极电极连接。在第1沟槽电极与第2沟槽电极之间的半导体层中，形成多个p+型半导体区域，在第3沟槽电极与第4沟槽电极之间的半导体层中，连续地形成p+型半导体区域。在第1沟槽电极与第2沟槽电极之间，多个p+型半导体区域在俯视时沿着第1沟槽电极的延伸方向相互空出间隔地配置。另外，根据其他实施方式，在半导体装置的制造方法中，形成第1沟槽电极、与第1沟槽电极空出间隔地配置的第2沟槽电极、隔着第2沟槽电极而配置于与第1沟槽电极相反的一侧的第3沟槽电极以及隔着第3沟槽电极而配置于与第2沟槽电极相反的一侧的第4沟槽电极。第1沟槽电极和第2沟槽电极与栅极电极连接，第3沟槽电极和第4沟槽电极与发射极电极连接。接下来，在第1沟槽电极与第2沟槽电极之间的半导体层中，形成多个p+型半导体区域，在第3沟槽电极与第4沟槽电极之间的半导体层中，连续地形成p+型半导体区域。在第1沟槽电极与第2沟槽电极之间，多个p+型半导体区域在俯视时沿着第1沟槽电极的延伸方向相互空出间隔地配置。根据一个实施方式，能够提高半导体装置的性能。附图说明图1是作为实施方式1的半导体装置的半导体芯片的俯视图。图2是实施方式1的半导体装置的主要部分俯视图。图3是实施方式1的半导体装置的主要部分俯视图。图4是实施方式1的半导体装置的主要部分剖视图。图5是实施方式1的半导体装置的主要部分剖视图。图6是实施方式1的半导体装置的主要部分剖视图。图7是示出实施方式1的半导体装置的制造工序的主要部分剖视图。图8是示出实施方式1的半导体装置的制造工序的主要部分剖视图。图9是示出实施方式1的半导体装置的制造工序的主要部分剖视图。图10是示出实施方式1的半导体装置的制造工序的主要部分剖视图。图11是示出实施方式1的半导体装置的制造工序的主要部分剖视图。图12是示出实施方式1的半导体装置的制造工序的主要部分剖视图。图13是示出实施方式1的半导体装置的制造工序的主要部分剖视图。图14是示出实施方式1的半导体装置的制造工序的主要部分剖视图。图15是示出实施方式1的半导体装置的制造工序的主要部分剖视图。图16是示出实施方式1的半导体装置的制造工序的主要部分剖视图。图17是示出实施方式1的半导体装置的制造工序的主要部分剖视图。图18是示出实施方式1的半导体装置的制造工序的主要部分剖视图。图19是示出实施方式1的半导体装置的制造工序的主要部分剖视图。图20是示出实施方式1的半导体装置的制造工序的主要部分剖视图。图21是示出实施方式1的半导体装置的制造工序的主要部分剖视图。图22是示出实施方式1的半导体装置的制造工序的主要部分剖视图。图23是示出实施方式1的半导体装置的制造工序的主要部分剖视图。图24是示出实施方式1的半导体装置的制造工序的主要部分剖视图。图25是比较例的半导体装置的主要部分俯视图。图26是比较例的半导体装置的主要部分俯视图。图27是比较例的半导体装置的主要部分剖视图。图28是示出比较例的半导体装置中的p沟道型的寄生MOSFET的剖视图。图29是实施方式1的变形例的半导体装置的主要部分剖视图。图30是示出使用实施方式2的半导体装置的电子系统的一个例子的电路框图。图31是作为实施方式2的半导体装置的模块的等价电路图。具体实施方式在以下的实施方式中，为了方便说明，在需要时，分割成多个部分或者实施方式来说明，但除了在特别明示了的情况下，它们并非相互无关，而是存在一方是另一方的一部分或者全部的变形例、详细说明、补充说明等的关系。另外，在以下的实施方式中，在提及要素的数量等(包括个数、数值、量、范围等)的情况下，除了在特别明示了的情况和从原理上明确被限定于特定的数量的情况等下，不限于该特定的数量，也可以在特定的数量以上或以下。进而，在以下的实施方式中，其构成要素(也包括要素步骤等)除了在特别明示了的情况和从原理上明确认为是必需的情况等下，不一定是必需的，这自不待言。同样地，在以下的实施方式中，在提及构成要素等的形状、位置关系等时，除了在特别明示了的情况和从原理上明确认为并非如此的情况等下，包括实质上与其形状等近似或者类似的形状等。这对于上述数值和范围也一样。以下，根据附图详细说明代表性的实施方式。此外，在用于说明实施方式的所有附图中，对具有相同功能的部件附加相同的符号，省略其重复的说明。另外，在以下的实施方式中，除了特别需要的时候以外，原则上不重复进行相同或者同样的部分的说明。进而，在实施方式本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于，具有：半导体基板，具有第1主面和与所述第1主面相反的一侧的第2主面；第1导电类型的第1半导体层，形成于所述半导体基板内；第2导电类型的第2半导体层，形成于相对于所述第1半导体层而位于所述第2主面侧的部分的所述半导体基板内，所述第2导电类型与所述第1导电类型不同；第1槽部，从所述第1主面到达所述第1半导体层的中途，并且在俯视时在第1方向上延伸；第2槽部，从所述第1主面到达所述第1半导体层的中途，在俯视时与所述第1槽部空出间隔地配置，并且在所述第1方向上延伸；第3槽部，从所述第1主面到达所述第1半导体层的中途，隔着所述第2槽部而配置于与所述第1槽部相反的一侧，并且在俯视时在所述第1方向上延伸；第4槽部，从所述第1主面到达所述第1半导体层的中途，隔着所述第3槽部而配置于与所述第2槽部相反的一侧，并且在俯视时在所述第1方向上延伸；第1绝缘膜，形成于所述第1槽部的内壁；第2绝缘膜，形成于所述第2槽部的内壁；第3绝缘膜，形成于所述第3槽部的内壁；第4绝缘膜，形成于所述第4槽部的内壁；第1沟槽电极，在所述第1绝缘膜上，以埋入所述第1槽部的方式形成；第2沟槽电极，在所述第2绝缘膜上，以埋入所述第2槽部的方式形成；第3沟槽电极，在所述第3绝缘膜上，以埋入所述第3槽部的方式形成；第4沟槽电极，在所述第4绝缘膜上，以埋入所述第4槽部的方式形成；所述第2导电类型的第1半导体区域，形成于位于所述第1槽部与所述第2槽部之间的部分的所述第1半导体层，与所述第1绝缘膜和所述第2绝缘膜接触；所述第2导电类型的第2半导体区域，形成于位于所述第3槽部与所述第4槽部之间的部分的所述第1半导体层，与所述第3绝缘膜和所述第4绝缘膜接触；所述第1导电类型的第3半导体区域，形成于位于所述第1槽部与所述第2槽部之间的部分的所述第1半导体层，与所述第1半导体区域和所述第1绝缘膜接触；所述第1导电类型的第4半导体区域，形成于位于所述第1槽部与所述第2槽部之间的部分的所述第1半导体层，与所述第1半导体区域和所述第2绝缘膜接触；所述第2导电类型的第5半导体区域，形成于隔着所述第1槽部而位于与所述第2槽部相反的一侧的部分的所述第1半导体层；所述第2导电类型的第6半导体区域，形成于位于所述第2槽部与所述第3槽部之间的部分的所述第1半导体层；所述第2导电类型的第7半导体区域，形成于隔着所述第4槽部而位于与所述第3槽部相反的一侧的部分的所述第1半导体层；所述第2导电类型的多个第8半导体区域，分别形成于位于所述第1槽部与所述第2槽部之间的部分的所述第1半导体层，分别与所述第1半导体区域接触；所述第2导电类型的第9半导体区域，形成于位于所述第3槽部与所述第4槽部之间的部分的所述第1半导体层，与所述第2半导体区域接触；发射极电极，与所述第3半导体区域、所述第4半导体区域、所述多个第8半导体区域、所述第9半导体区域、所述第3沟槽电极和所述第4沟槽电极电连接；集电极电极，与所述第2半导体层电连接；以及栅极电极，与所述第1沟槽电极和所述第2沟槽电极电连接，所述第5半导体区域的所述第2主面侧的端部在与所述第1主面垂直的第2方向上，相对于所述第1槽部的所述第2主面侧的端部而配置于所述第2主面侧，所述第6半导体区域的所述第2主面侧的端部在所述第2方向上，相对于所述第2槽部的所述第2主面侧的端部和所述第3槽部的所述第2主面侧的端部中的任一方都配置于所述第2主面侧，所述第7半导体区域的所述第2主面侧的端部在所述第2方向上，相对于所述第4槽部的所述第2主面侧的端部而配置于所述第2主面侧，所述多个第8半导体区域中的各个第8半导体区域中的所述第2导电类型的杂质浓度高于所述第1半导体区域中的所述第2导电类型的杂质浓度，所述第9半导体区域中的所述第2导电类型的杂质浓度高于所述第2半导体区域中的所述第2导电类型的杂质浓度，所述多个第8半导体区域在俯视时沿着所述第1方向相互空出间隔地配置，所述第9半导体区域沿着所述第1方向连续地形成。...

【技术特征摘要】
2015.07.02 JP 2015-1332981.一种半导体装置，其特征在于，具有：半导体基板，具有第1主面和与所述第1主面相反的一侧的第2主面；第1导电类型的第1半导体层，形成于所述半导体基板内；第2导电类型的第2半导体层，形成于相对于所述第1半导体层而位于所述第2主面侧的部分的所述半导体基板内，所述第2导电类型与所述第1导电类型不同；第1槽部，从所述第1主面到达所述第1半导体层的中途，并且在俯视时在第1方向上延伸；第2槽部，从所述第1主面到达所述第1半导体层的中途，在俯视时与所述第1槽部空出间隔地配置，并且在所述第1方向上延伸；第3槽部，从所述第1主面到达所述第1半导体层的中途，隔着所述第2槽部而配置于与所述第1槽部相反的一侧，并且在俯视时在所述第1方向上延伸；第4槽部，从所述第1主面到达所述第1半导体层的中途，隔着所述第3槽部而配置于与所述第2槽部相反的一侧，并且在俯视时在所述第1方向上延伸；第1绝缘膜，形成于所述第1槽部的内壁；第2绝缘膜，形成于所述第2槽部的内壁；第3绝缘膜，形成于所述第3槽部的内壁；第4绝缘膜，形成于所述第4槽部的内壁；第1沟槽电极，在所述第1绝缘膜上，以埋入所述第1槽部的方式形成；第2沟槽电极，在所述第2绝缘膜上，以埋入所述第2槽部的方式形成；第3沟槽电极，在所述第3绝缘膜上，以埋入所述第3槽部的方式形成；第4沟槽电极，在所述第4绝缘膜上，以埋入所述第4槽部的方式形成；所述第2导电类型的第1半导体区域，形成于位于所述第1槽部与所述第2槽部之间的部分的所述第1半导体层，与所述第1绝缘膜和所述第2绝缘膜接触；所述第2导电类型的第2半导体区域，形成于位于所述第3槽部与所述第4槽部之间的部分的所述第1半导体层，与所述第3绝缘膜和所述第4绝缘膜接触；所述第1导电类型的第3半导体区域，形成于位于所述第1槽部与所述第2槽部之间的部分的所述第1半导体层，与所述第1半导体区域和所述第1绝缘膜接触；所述第1导电类型的第4半导体区域，形成于位于所述第1槽部与所述第2槽部之间的部分的所述第1半导体层，与所述第1半导体区域和所述第2绝缘膜接触；所述第2导电类型的第5半导体区域，形成于隔着所述第1槽部而位于与所述第2槽部相反的一侧的部分的所述第1半导体层；所述第2导电类型的第6半导体区域，形成于位于所述第2槽部与所述第3槽部之间的部分的所述第1半导体层；所述第2导电类型的第7半导体区域，形成于隔着所述第4槽部而位于与所述第3槽部相反的一侧的部分的所述第1半导体层；所述第2导电类型的多个第8半导体区域，分别形成于位于所述第1槽部与所述第2槽部之间的部分的所述第1半导体层，分别与所述第1半导体区域接触；所述第2导电类型的第9半导体区域，形成于位于所述第3槽部与所述第4槽部之间的部分的所述第1半导体层，与所述第2半导体区域接触；发射极电极，与所述第3半导体区域、所述第4半导体区域、所述多个第8半导体区域、所述第9半导体区域、所述第3沟槽电极和所述第4沟槽电极电连接；集电极电极，与所述第2半导体层电连接；以及栅极电极，与所述第1沟槽电极和所述第2沟槽电极电连接，所述第5半导体区域的所述第2主面侧的端部在与所述第1主面垂直的第2方向上，相对于所述第1槽部的所述第2主面侧的端部而配置于所述第2主面侧，所述第6半导体区域的所述第2主面侧的端部在所述第2方向上，相对于所述第2槽部的所述第2主面侧的端部和所述第3槽部的所述第2主面侧的端部中的任一方都配置于所述第2主面侧，所述第7半导体区域的所述第2主面侧的端部在所述第2方向上，相对于所述第4槽部的所述第2主面侧的端部而配置于所述第2主面侧，所述多个第8半导体区域中的各个第8半导体区域中的所述第2导电类型的杂质浓度高于所述第1半导体区域中的所述第2导电类型的杂质浓度，所述第9半导体区域中的所述第2导电类型的杂质浓度高于所述第2半导体区域中的所述第2导电类型的杂质浓度，所述多个第8半导体区域在俯视时沿着所述第1方向相互空出间隔地配置，所述第9半导体区域沿着所述第1方向连续地形成。2.根据权利要求1所述的半导体装置，其特征在于，所述第3半导体区域和所述第4半导体区域形成于相对于所述第1半导体区域而位于所述第1主面侧的部分的所述第1半导体层，在相对于所述第2半导体区域而位于所述第1主面侧的部分的所述第1半导体层中，未形成所述第1导电类型的半导体区域。3.根据权利要求1所述的半导体装置，其特征在于，所述第1槽部和所述第2槽部形成于所述半导体基板的第1区域，所述第3槽部和所述第4槽部形成于所述半导体基板的第2区域，在所述第1区域中，通过所述第1沟槽电极、所述第2沟槽电极、所述第1绝缘膜、所述第2绝缘膜、所述第1半导体区域、所述第3半导体区域和所述第4半导体区域来形成绝缘栅双极型晶体管，在所述第2区域中，未形成绝缘栅双极型晶体管。4.根据权利要求1所述的半导体装置，其特征在于，具有：所述第1导电类型的第10半导体区域，形成于位于所述第1槽部与所述第2槽部之间的部分的所述第1半导体层；以及所述第1导电类型的第11半导体区域，形成于位于所述第3槽部与所述第4槽部之间的部分的所述第1半导体层，所述第10半导体区域相对于所述第1半导体区域而配置于所述第2主面侧，所述第11半导体区域相对于所述第2半导体区域而配置于所述第2主面侧，所述第10半导体区域中的所述第1导电类型的杂质浓度高于相对于所述第10半导体区域而位于所述第2主面侧的部分的所述第1半导体层中的所述第1导电类型的杂质浓度，并且低于所述第3半导体区域和所述第4半导体区域中的任一方中的所述第1导电类型的杂质浓度，所述第11半导体区域中的所述第1导电类型的杂质浓度高于相对于所述第11半导体区域而位于所述第2主面侧的部分的所述第1半导体层中的所述第1导电类型的杂质浓度，并且低于所述第10半导体区域中的所述第1导电类型的杂质浓度。5.根据权利要求1所述的半导体装置，其特征在于，具有：第5绝缘膜，覆盖所述第1半导体区域和所述第2半导体区域；多个第1开口部，分别贯通所述第5绝缘膜而分别到达所述第1半导体区域的中途；第2开口部，贯通所述第5绝缘膜而到达所述第2半导体区域的中途；多个第1连接电极，分别埋入到所述多个第1开口部中的各个第1开口部；以及第2连接电极，埋入到所述第2开口部，所述多个第1开口部在俯视时沿着所述第1方向相互空出间隔地配置，所述第2开口部在俯视时沿着所述第1方向连续地形成，所述多个第8半导体区域分别形成于在所述多个第1开口部中的各个第1开口部露出的部分的所述第1半导体区域，所述第9半导体区域形成于在所述第2开口部露出的部分的所述第2半导体区域，所述发射极电极经由所述多个第1连接电极而与所述第3半导体区域、所述第4半导体区域和所述多个第8半导体区域电连接、并且经由所述第2连接电极而与所述第9半导体区域电连接。6.根据权利要...

【专利技术属性】
技术研发人员：长田尚，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP