半导体装置的制造方法制造方法及图纸

本发明专利技术涉及半导体装置的制造方法。本揭露内容提供一种形成鳍式晶体管(FinFET)装置的方法。此方法包含形成第一应变释放缓冲(SRB)堆叠于基板之上。第一SRB堆叠与基板间具有晶格不匹配，其产生螺旋状差排缺陷特征于该第一SRB堆叠之中。此方法也包含形成图案化介电层于第一SRB堆叠上。图案化介电层包含延伸穿透其中的沟渠。此方法也包含于沟渠范围内形成第二SRB堆叠于第一SRB堆叠之上。第二SRB堆叠与基板间具有晶格不匹配，使得第二SRB堆叠的上部无螺旋状差排缺陷。此外，于第一和第二SRB堆叠中配置缓冲层以提升电子绝缘性；于第二SRB堆叠中配置SLS层以提升困住螺旋状差排缺陷于基板的上部的效果。

【技术实现步骤摘要】

本揭示内容是有关于半导体集成电路领域，特别是有关于一种具有鳍片结构的半导体集成电路及其制造方法。
技术介绍
为了追求更高的装置密度、更高的效能和更低的成本，半导体产业已经进步到纳米节点的制程技术。在集成电路(IC)的演化中，功能性密度(即单位硅片面积上的内连线装置数量)已普遍增加，而几何尺寸(即使用的制程所能制造出最小组件或线)已经减小。尺寸减小制程一般而言借着提升生产效率并降低相关成本而提供益处；然而也提高处理和制造集成电路的复杂度。为了实现这些优点，需要发展相关的集成电路制造技术。举例来说，研究新的半导体材料，如化合物半导体，以补充或替换传统的硅基板。而这些替代半导体材料通常具有优异的电学性质，但也伴随着一堆新的挑战。转进使用更困难的材料将驱动新的制程技术。因此，虽然现存的半导体制程已大敷使用，仍未满足各方面的需求。
技术实现思路
本专利技术的目的在于提供一种制造半导体装置的方法，以去除螺旋状差排缺陷。本揭露内容提供一种制造半导体装置的方法。此方法包含形成第一应变释放缓冲(SRB)堆叠于基板上。SRB堆叠与基板间具有晶格不匹配，其产生螺旋状差排缺陷特征于第一SRB堆叠之中。此方法还包含形成图案化介电层于第一SRB堆叠之上。图案化介电层包含延伸穿越其中的沟渠。此方法更包含于沟渠范围之内，形成第二SRB堆叠于第一SRB堆叠之上。第二SRB堆叠与基板间具有晶格不匹配，使得第二SRB堆叠的上部无螺旋状差排缺陷。在另一实施例中，提供一种包含形成SRB堆叠于基板上的方法。SRB堆叠与基板间具有晶格不匹配，其产生螺旋状差排缺陷特征于SRB堆叠之中。此方法也包含形成半导体材料层于SRB堆叠之上。半导体材料层与基板间具有晶格不匹配且具有螺旋状差排缺陷特征。半导体材料层具有比SRB堆叠还低的熔点。此方法还包含形成鳍片特征，使得半导体材料层成为鳍片特征的上部，而SRB堆叠成为鳍片特征的下部。并进行退火制程以去除半导体材料层内的螺旋状差排缺陷特征。退火制程的温度低于半导体材料层的熔点。在又一实施例中，提供一种包含形成SRB堆叠于基板上的方法。SRB堆叠与基板间具有晶格不匹配，其产生螺旋状差排缺陷特征于SRB堆叠之中。此方法也包含形成半导体材料层的鳍片特征于SRB堆叠之上。半导体材料层具有螺旋状差排缺陷特征。此方法更包含去除部分位于鳍片特征下方的SRB堆叠，以形成SRB凹陷。并对具有SRB凹陷于其下方的鳍片特征进行退火制程，以去除鳍片特征内的螺旋状差排缺陷。本专利技术的制造方法藉由第二SRB堆叠与基板间具有晶格不匹配，使得第二SRB堆叠的上部无螺旋状差排缺陷；藉由于第一和第二SRB堆叠中配置缓冲层以提升电子绝缘性；藉由于第二SRB堆叠中配置SLS层以提升困住螺旋状差排缺陷于基板的上部的效果。附图说明当读到随附附图时，从以下详细的叙述可充分了解本专利技术的各方面。值得注意的是，根据工业上的标准实务，各种特征不是按比例绘制。事实上，为了清楚的讨论，各种特征的尺寸可任意增加或减少。图1是根据一些实施例，一种制造半导体装置方法的示意流程图；图2至图8C是根据图1的方法，各制造阶段的半导体装置的示意剖面图；图9是根据一些实施例，另一种制造半导体装置方法的示意流程图；图10至图15是根据图9的方法，各制造阶段的半导体装置的示意剖面图；图16是根据一些实施例，又另一种制造半导体装置方法的示意流程图；图17A是根据一些实施例，一种半导体装置的示意上视图；图17B、18A、19A、20A、21A是根据一些实施例，一种半导体装置沿着图17A的线A-A的示意剖面图；图17C、18B、19B、20B、21B是根据一些实施例，一种半导体装置沿着图17A的线B-B的示意剖面图；其中，符号说明100方法 715鳍片结构102、104、106、108、110、112步骤 715D鳍片特征200鳍式晶体管装置 720第三沟渠210基板 730高介电常数/金属栅极(HK/MG)堆叠220第一应变释放缓冲层堆叠 1000方法222应变释放缓冲层层 1002、1004、1006、1008、1010、1012步骤224第一缓冲层 1500半导体装置224L第一缓冲层224的下部 2000方法226缺陷 2002、2004、2006、2008步骤226A缺陷 3100隔离区域226B缺陷 3200鳍片特征226F鳍片特征3200中的缺陷226 3300虚拟栅极310第一沟渠 3310多晶硅层410介电层 3400源极/漏极特征420第二沟渠 3500层间介电(ILD)层425沟渠壁 3600栅极沟渠500第二应变释放缓冲层堆叠 3700应变释放缓冲层凹陷500T第二应变释放缓冲层堆叠500的上部 3800高介电常数/金属栅极(HK/MG)510第二缓冲层 4005鳍式晶体管的前驱物520应力层超晶格(SLS)层 4100半导体装置610第二半导体材料层 A-A线A-A620鳍片结构 B-B线B-B630栅极 H高度710第三半导体材料层 W宽度。具体实施方式以下的揭露内容提供许多不同的实施例或实例，以实现本专利技术的不同特征。特定实例的组成及布局叙述如下，以简化本专利技术。当然这些仅是实例，并非用以限制。举例而言，在叙述中，第一特征形成于第二特征上方或之上时，随之而来可包含实施例，其中第一及第二特征形成以直接接触；且亦可包含实施例，其中额外的特征可形成于第一及第二特征之间，因此第一及第二特征可不直接接触。此外，本专利技术可在各实例中重复元件编号及/或文字。重复的目的在于简化且明确，但不在其中决定介于所讨论的多种实施例及/或组态之间的相对关系。此外，空间上的相对用语，例如「在..之下」、「以下」、「下」、「上方」、「上」及其类，在此为了易于叙述可用以描述如图所示的元件或特征对于其他元件或特征的相对关系。除了图示所描绘的面向之外，空间上的相对用语意旨于围绕所使用或操作的装置的不同面向。要不然就是，设备可被导向(旋转90度或于其他面向)，且在此所用的空间上的相对描述符号可据此同样的被解读。此外，「由…所制成」其意思表示「包含…」或「由…所构成」。本揭露内容针对但不局本文档来自技高网...

【技术保护点】
一种制造半导体装置的方法，包含：形成第一SRB堆叠于基板之上，其中所述第一SRB堆叠与所述基板间具有晶格不匹配，其产生螺旋状差排缺陷特征于第一SRB堆叠中；形成图案化介电层于所述第一SRB堆叠上，其中所述图案化介电层包含延伸穿透其中的沟渠；以及于所述沟渠范围内形成第二SRB堆叠于第一SRB堆叠之上，其中所述第二SRB堆叠与所述基板间具有晶格不匹配，使得所述第二SRB堆叠的上部无螺旋状差排缺陷。

【技术特征摘要】
2015.03.16 US 14/659,0601.一种制造半导体装置的方法，包含：形成第一SRB堆叠于基板之上，其中所述第一SRB堆叠与所述基板间具有晶格不匹配，其产生螺旋状差排缺陷特征于第一SRB堆叠中；形成图案化介电层于所述第一SRB堆叠上，其中所述图案化介电层包含延伸穿透其中的沟渠；以及于所述沟渠范围内形成第二SRB堆叠于第一SRB堆叠之上，其中所述第二SRB堆叠与所述基板间具有晶格不匹配，使得所述第二SRB堆叠的上部无螺旋状差排缺陷。2.如权利要求1所述的方法，更包含：于所述沟渠范围内外延沉积半导体材料层于所述第二SRB堆叠之上，其中所述半导体材料层具有与第二SRB层堆叠匹配的晶格常数，其中所述半导体材料层无螺旋状差排缺陷。3.如权利要求1所述的方法，其中形成所述第一SRB堆叠于所述基板之上，包含：外延沉积SRB层于所述基板之上：以及外延沉积第一缓冲层于所述SRB层之上，其中所述第一缓冲层具有比所述SRB层还大的能隙。4.如权利要求1所述的方法，其中于所述沟渠范围内形成所述第二SRB堆叠于所述第一SRB堆叠之上，包含形成SLS层于所述第一SRB堆叠之上，其中所述SLS层无任何螺旋状差排缺陷特征。5.如权利要求1所述的方法，其中于所述沟渠范围内形成所述第二SRB堆叠于所述第一SRB堆叠之上，包含：形成第二缓冲层于所述第一SRB堆叠之上，其中所述缺陷特征延伸至所述第二缓冲层的下部，而所述缓冲层的上部则无任何螺旋状差排缺陷特征；以及形成SLS层于所述第二缓冲层之上，其中所述SLS层无任何螺旋状差排缺陷特征。6.如权利要求3所述的方法，其中所述第二SRB堆叠形成于所述第一缓冲层...

【专利技术属性】
技术研发人员：马克范达尔，乔治凡利亚尼提斯，麦特西亚斯帕斯拉克，马汀克里斯多福荷兰，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71