一种半导体器件及其制造方法和电子装置制造方法及图纸

本发明专利技术提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。该半导体器件包括：半导体衬底，位于半导体衬底上的浅沟槽隔离；位于半导体衬底上的介电层；位于相邻的浅沟槽隔离之间悬空的第一纳米线和与第一纳米线相接悬空的第二纳米线；分别环绕第一纳米线和第二纳米线邻近浅沟槽隔离的第一源极和第二源极；位于第一纳米线和第二纳米线交接区域的漏极；位于第一源极和漏极、第二源极和漏极之间分别环绕第一纳米线和第二纳米线的至少3个第一栅极和至少3个第二栅极；在第一栅极、第二栅极、漏极和第一纳米线和第二纳米线之间设置有电势调节层。本发明专利技术的半导体器件具有高迁移率，可解决集成电路中晶体管数目及互连线增多所带来的问题。

【技术实现步骤摘要】

本专利技术涉及半导体
，具体而言涉及一种半导体器件及其制造方法和电子装置。
技术介绍
在半导体
中，神经元器件是解决芯片中元件密度增加的问题的一个可选方案。在神经元器件中，通过电路实现组成人类的大脑、眼睛和类似物的神经单元(nerve cell)的功能。特别地，神经元器件分别加权多个输入信号，并在该经加权的信号的相加结果达到预定值时输出预定的信号。这样的神经元器件包括加权装置，其用于加权多个输入信号，以及神经元晶体管，在其中当施加到由多个输入电极组成的栅极的输入电压的和达到预定值时，源极和漏极之间导通。该加权装置对应神经单元的神经键，其由例如晶体管和场效应晶体管组成。该神经元晶体管对应于神经单元的单元主体。随着集成电路的发展及其集成度的提高，传统的基于单一晶体管功能的硅集成电路，出现了很多困难的、急待解决的问题，而神经元MOS晶体管(Neuron MOSFET，简写为neuMOS或vMOS)作为一种具有强大功能的单元晶体管，为解决集成电路中晶体管数目及互连线增多带来的问题提供了一种有效的途径。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了克服目前存在的问题，本专利技术实施例一提供一种半导体器
件，包括：半导体衬底，位于所述半导体衬底上的浅沟槽隔离；位于所述半导体衬底上且位于相邻的所述浅沟槽隔离之间的介电层；位于相邻的所述浅沟槽隔离之间且位于所述介电层上方的悬空的第一纳米线和与所述第一纳米线相接的悬空的第二纳米线；分别环绕所述第一纳米线和所述第二纳米线且邻近浅沟槽隔离的第一源极和第二源极；位于所述第一纳米线和所述第二纳米线交接区域且环绕所述第一纳米线和所述第二纳米线的漏极；位于所述第一源极和所述漏极之间且环绕所述第一纳米线的至少3个第一栅极；位于所述第二源极和所述漏极之间且环绕所述第二纳米线的至少3个第二栅极，其中，所述第一栅极与所述第一纳米线之间、所述第二栅极与所述第二纳米线之间、在所述漏极与所述第一纳米线、所述漏极和所述第二纳米线之间设置有电势调节层，位于所述漏极与所述第一纳米线、所述漏极和所述第二纳米线之间的电势调节层部分环绕所述第一纳米线和所述第二纳米线。进一步，所述第一纳米线为P型，所述第二纳米线为N型，所述第一纳米线的材料包括锗、III族元素或V族元素，所述第二纳米线的材料包括InGaAs。进一步，所述电势调节层由内向外包括第一高k介电层、多晶硅层和第二高k介电层。进一步，所述第一高k介电层的厚度为1～3nm，所述多晶硅层的厚度为2～10nm，所述第二高k介电层的厚度为1～3nm。进一步，位于所述漏极与所述第一纳米线、所述漏极和所述第二纳米线之间的电势调节层沿所述第一纳米线和所述第二纳米线的径向方向的截面为半环形，在所述半环形的电势调节层的断面与所述漏极之间还形成有绝缘层。进一步，所述绝缘层的材料包括氧化硅。进一步，所述第一栅极和所述第二栅极的材料包括金属，和/或，所述第一源极、第二源极和所述漏极的材料包括金属。本专利技术实施例二提供一种半导体器件的制造方法，包括：步骤S1201：提供半导体衬底，在所述半导体衬底上形成浅沟槽隔离、位于相邻的所述浅沟槽隔离之间的悬空的第一纳米线和与所述第一纳米线相接的悬空的第二纳米线以及位于所述第一纳米线和第二纳米线下方的介电层；步骤S1202：在所述第一纳米线和所述第二纳米线的外围以及所述介电层上形成电势调节层；步骤S1203：形成位于相邻的所述浅沟槽隔离之间且分别环绕所述第一纳米线的至少3个第一栅极，和环绕所述第二纳米线的至少3个第二栅极；步骤S1204：去除位于所述至少3个第一栅极和至少3个第二栅极所在区域外侧且邻近所述浅沟槽隔离的部分电势调节层，以暴露部分所述第一纳米线和所述第二纳米线；步骤S1205：形成分别环绕部分暴露的所述第一纳米线和所述第二纳米线且邻近浅沟槽隔离的第一源极和第二源极；步骤S1206：去除位于所述第一纳米线和所述第二纳米线的相接区域的部分所述电势调节层形成开口，以暴露部分所述第一纳米线和所述第二纳米线；步骤S1207：在所述第一纳米线和所述第二纳米线的相接区域形成环绕所述第一纳米线和所述第二纳米线并填充所述开口的漏极。进一步，所述第一纳米线为P型，所述第二纳米线为N型，所述第一纳米线的材料包括锗、III族元素或V族元素，所述第二纳米线的材料包括InGaAs。进一步，形成所述悬空的第一纳米线的步骤包括：提供半导体衬底，在所述半导体衬底上形成浅沟槽隔离，形成硬掩膜层并利用所述硬掩膜层对所述半导体衬底进行刻蚀以形成Σ型沟槽；在所述Σ型沟槽内形成锗硅层；去除所述硬掩膜层，对所述半导体衬底进行刻蚀以在所述锗硅层
的周围形成凹槽；通过氧化工艺在所述锗硅层的外围形成氧化硅层，对所述锗硅层进行压缩以形成经压缩的锗硅层；去除所述氧化硅层，对所述经压缩的锗硅层进行退火以形成第一纳米线；在所述半导体衬底上形成位于相邻的所述浅沟槽隔离之间的介电层。进一步，形成悬空的所述第二纳米线的步骤包括：提供半导体衬底，在所述半导体衬底上形成浅沟槽隔离，形成硬掩膜层并利用所述硬掩膜层对所述半导体衬底进行刻蚀以形成Σ型沟槽；在所述Σ型沟槽的底部和侧壁形成缓冲层；在所述缓冲层上和所述Σ型沟槽内形成InGaAs材料层；去除所述硬掩膜层，对所述半导体衬底进行刻蚀以在所述缓冲层的周围形成凹槽；刻蚀去除所述缓冲层；对所述InGaAs材料层进行氢气退火，以形成第二纳米线；在所述半导体衬底上形成位于相邻的所述浅沟槽隔离之间的介电层。进一步，所述缓冲层的材料为硅锗。进一步，所述步骤S1202包括：沉积第一高k介电层；在所述第一高k介电层之上沉积多晶硅层；在所述多晶硅层之上沉积第二高k介电层。进一步，所述步骤S1206后和步骤S1207之前，还包括：在所述开口内暴露的电势调节层上形成绝缘层。进一步，形成所述绝缘层的方法包括对所述开口内暴露的电势调节层进行氧化处理。进一步，所述绝缘层的材料包括氧化硅。进一步，所述步骤S1203包括：在所述第一纳米线和所述第二纳米线的外围沉积金属层；对所述金属层进行刻蚀以形成位于相邻的所述浅沟槽隔离之间
且环绕所述第一纳米线的至少3个第一栅极和环绕所述第二纳米线的至少3个第二栅极。本专利技术实施例三提供一种电子装置，包括电子组件以及与该电子组件相连的半导体器件，其中所述半导体器件包括：半导体衬底，位于所述半导体衬底上的浅沟槽隔离；位于所述半导体衬底上且位于相邻的所述浅沟槽隔离之间的介电层；位于相邻的所述浅沟槽隔离之间且位于所述介电层上方的悬空的第一纳米线和与所述第一纳米线相接的悬空的第二纳米线；分别环绕所述第一纳米线和所述第二纳米线且邻近浅沟槽隔离的第一源极和第二源极；位于所述第一纳米线和所述第二纳米线交接区域且环绕所述第一纳米线和所述第二纳米线的漏极；位于所述第一源极和所述漏极之间且环绕所述第一纳米线的至少3个第一栅极；位于所述第二源极和所述漏极之间且环绕所述第二纳米线的至少3个第二栅极，其中，所述第一栅极与所述第一纳米线之本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，包括：半导体衬底，位于所述半导体衬底上的浅沟槽隔离；位于所述半导体衬底上且位于相邻的所述浅沟槽隔离之间的介电层；位于相邻的所述浅沟槽隔离之间且位于所述介电层上方的悬空的第一纳米线和与所述第一纳米线相接的悬空的第二纳米线；分别环绕所述第一纳米线和所述第二纳米线且邻近浅沟槽隔离的第一源极和第二源极；位于所述第一纳米线和所述第二纳米线交接区域且环绕所述第一纳米线和所述第二纳米线的漏极；位于所述第一源极和所述漏极之间且环绕所述第一纳米线的至少3个第一栅极；位于所述第二源极和所述漏极之间且环绕所述第二纳米线的至少3个第二栅极，其中，所述第一栅极与所述第一纳米线之间、所述第二栅极与所述第二纳米线之间、在所述漏极与所述第一纳米线、所述漏极和所述第二纳米线之间设置有电势调节层，位于所述漏极与所述第一纳米线、所述漏极和所述第二纳米线之间的电势调节层部分环绕所述第一纳米线和所述第二纳米线。

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：半导体衬底，位于所述半导体衬底上的浅沟槽隔离；位于所述半导体衬底上且位于相邻的所述浅沟槽隔离之间的介电层；位于相邻的所述浅沟槽隔离之间且位于所述介电层上方的悬空的第一纳米线和与所述第一纳米线相接的悬空的第二纳米线；分别环绕所述第一纳米线和所述第二纳米线且邻近浅沟槽隔离的第一源极和第二源极；位于所述第一纳米线和所述第二纳米线交接区域且环绕所述第一纳米线和所述第二纳米线的漏极；位于所述第一源极和所述漏极之间且环绕所述第一纳米线的至少3个第一栅极；位于所述第二源极和所述漏极之间且环绕所述第二纳米线的至少3个第二栅极，其中，所述第一栅极与所述第一纳米线之间、所述第二栅极与所述第二纳米线之间、在所述漏极与所述第一纳米线、所述漏极和所述第二纳米线之间设置有电势调节层，位于所述漏极与所述第一纳米线、所述漏极和所述第二纳米线之间的电势调节层部分环绕所述第一纳米线和所述第二纳米线。2.如权利要求1所述的半导体器件，其特征在于，所述第一纳米线为P型，所述第二纳米线为N型，所述第一纳米线的材料包括锗、III族元素或V族元素，所述第二纳米线的材料包括InGaAs。3.如权利要求1所述的半导体器件，其特征在于，所述电势调节层由内向外包括第一高k介电层、多晶硅层和第二高k介电层。4.如权利要求3所述的半导体器件，其特征在于，所述第一高k介电层的厚度为1～3nm，所述多晶硅层的厚度为2～10nm，所述第二高k介电层的厚度为1～3nm。5.如权利要求1所述的半导体器件，其特征在于，位于所述漏极与所述第一纳米线、所述漏极和所述第二纳米线之间的电势调节层沿所述第一纳米线和所述第二纳米线的径向方向的截面为半环形，在
\t所述半环形的电势调节层的断面与所述漏极之间还形成有绝缘层。6.如权利要求5所述的半导体器件，其特征在于，所述绝缘层的材料包括氧化硅。7.如权利要求1所述的半导体器件，其特征在于，所述第一栅极和所述第二栅极的材料包括金属，和/或，所述第一源极、第二源极和所述漏极的材料包括金属。8.一种半导体器件的制造方法，其特征在于，包括：步骤S1201：提供半导体衬底，在所述半导体衬底上形成浅沟槽隔离、位于相邻的所述浅沟槽隔离之间的悬空的第一纳米线和与所述第一纳米线相接的悬空的第二纳米线以及位于所述第一纳米线和第二纳米线下方的介电层；步骤S1202：在所述第一纳米线和所述第二纳米线的外围以及所述介电层上形成电势调节层；步骤S1203：形成位于相邻的所述浅沟槽隔离之间且分别环绕所述第一纳米线的至少3个第一栅极，和环绕所述第二纳米线的至少3个第二栅极；步骤S1204：去除位于所述至少3个第一栅极和至少3个第二栅极所在区域外侧且邻近所述浅沟槽隔离的部分电势调节层，以暴露部分所述第一纳米线和所述第二纳米线；步骤S1205：形成分别环绕部分暴露的所述第一纳米线和所述第二纳米线且邻近浅沟槽隔离的第一源极和第二源极；步骤S1206：去除位于所述第一纳米线和所述第二纳米线的相接区域的部分所述电势调节层形成开口，以暴露部分所述第一纳米线和所述第二纳米线；步骤S1207：在所述第一纳米线和所述第二纳米线的相接区域形成环绕所述第一纳米线和所述第二纳米线并填充所述开口的漏极。9.根据权利要求8所述的制造方法，其特在于，所述第一纳米线为P型，所述第二纳米线为N型，所述第一纳米线的材料包括锗、III族元素或V族元素，所述第二纳米线的材料包括InGaAs。10.根据权利要求8所述的制造方法，其特在于，形成所述悬空的第一纳米线的步骤包括：提供半导体衬底，在所述半导体衬底上形成浅沟槽隔离，形成...

【专利技术属性】
技术研发人员：肖德元，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31