用于形成具有紧密间距的互连结构的互连层的方法技术

本发明专利技术描述了用于在电介质层内形成具有紧密间距的互连结构的互连层的工艺，其中，沟槽和过孔用于在金属化之前形成具有相对低的纵横比的互连结构。该低纵横比可以降低或基本上消除在沉积金属化材料时在金属化材料内形成孔隙的可能性。本文中的实施例可以通过允许去除结构的工艺来实现这种相对低的纵横比，该工艺用于在金属化之前形成沟槽和过孔。

【技术实现步骤摘要】
【国外来华专利技术】
本说明书的实施例总体上涉及微电子器件制造的领域，并且更具体而言，涉及在电介质层内形成具有紧密间距的互连结构的互连层。用于形成互连结构的沟槽和过孔在金属化之前被制造成具有相对低的纵横比，其中，低纵横比降低或基本上消除了在沉积金属化材料时在金属化材料内形成孔隙(void)的可能性。
技术介绍
微电子工业不断地努力以生产更快和更小的微电子器件来用于各种移动电子产品(例如，便携式计算机、电子平板电脑、蜂窝电话、数码相机等)中。随着这些目标被实现，对微电子器件的制造变得更加具有挑战性。一个这种具有挑战性的方面涉及互连层，该互连层用于连接微电子芯片上的个体器件和/或用于发送和/或接收(多个)个体器件外部的信号。互连层通常包括具有耦合到个体器件的导电互连件(线)的电介质材料，例如铜和铜合金。互连件(线)通常包括金属线部分和金属过孔部分，其中，金属线部分形成在电介质材料内的沟槽中并且金属过孔部分形成在过孔开口内，该过孔开口从沟槽延伸穿过电介质材料。要理解的是，可以形成多个互连层(例如，五个或六个层级)，以实现期望的电连接。由于这些互连件以较小的间距(例如，较窄和/或彼此更加靠近)被制作，所以在期望的互连层内及其之间正确地对准沟槽和过孔变得越来越困难。具体而言，在制作期间，由于自然制作变化，过孔边缘相对于要接触的互连层或线的位置将会有所变化(例如，未对准)。然而，过孔必须允许一个互连层连接到期望的下层互连层或线，而不会错误地连接到不同的互连层或线。如果过孔未对准并且接触错误的金属特征(例如，错过下面的线和/或连接两条线)，则微电子芯片可能会短路从而导致电气性能下降。用于解决这个问题的一种解决方法是减小沟槽和过孔尺寸(例如，使过孔较
窄)。然而，减小沟槽和过孔尺寸意味着沟槽和过孔的开口的纵横比可能是高的。对于本领域技术人员将理解的是，高纵横比可能会由于在沉积用于形成互连件的导电材料(金属化)期间的孔隙而导致潜在的产量降低。附图说明在本说明的总结部分中特别指出并且明确地要求保护本公开内容的主题。结合附图，根据以下描述和所附权利要求，本公开内容的前述特征和其它特征将变得更加充分地显而易见。要理解的是，附图仅描绘了根据本公开内容的若干实施例，并且因此不被认为是对其范围进行限制。将通过使用附图以附加特性和细节来描述本公开内容，以使得可以更加容易地确认本公开内容的优点，在附图中：图1-28示出了根据本说明书的实施例形成互连层的方法的横截面视图。图29是根据本说明书的实施例制造互连层的过程的流程图。图30示出了根据本说明书的一个实施方式的计算设备。具体实施方式在以下具体实施方式中，参考了附图，该附图以例示的方式示出了其中可以实践所要求保护的主题的具体实施例。以足够的细节描述了这些实施例，以使本领域技术人员能够实践本主题。要理解的是，各个实施例尽管不同，但未必是相互排斥的。例如，本文中结合一个实施例所述的特定特征、结构或特性可以在其它实施例中被实施，而不脱离所要求保护的主题的精神和范围。在此说明书中对“一个实施例”或“实施例”的引用意味着结合该实施例所描述的特定特征、结构、或特性包括在本说明内所涵盖的至少一个实施方式中。因此，对短语“一个实施例”或“在实施例中”的使用不一定指的是相同的实施例。另外，要理解的是，可以修改每个所公开的实施例内的个体要素的位置或布置，而不脱离所要求保护的主题的精神和范围。因此，不应以限制性意义理解以下具体实施方式，并且仅由所附权利要求书来限定主题的范围，适当地解释的情况下，与所附权利要求书的等同形式的整个范围来一起限定主题的范围。在附图中，遍及若干视图，类似的附图标记可以指代相同或相似的要素或功能，并且其中所描
绘的要素不一定是彼此成比例的，而是可以放大或缩小个体要素以便于在本说明书的上下文中更加容易地理解要素。如本文中所使用的术语“之上”、“到”、“之间”和“上”可以指的是一个层相对于其它层的相对位置。在另一层“之上”或“上”或者接合“到”另一层的一个层可以与其它层直接接触或者可以具有一个或多个居间层。在层“之间”的一个层可以与该层直接接触或者可以具有一个或多个居间层。本说明书的实施例包括在电介质层内形成具有紧密间距互连结构的互连层，其中，沟槽和过孔用于在金属化之前形成具有相对低的纵横比的互连结构。低纵横比可以降低或基本上消除在沉积金属化材料时在金属化材料内形成孔隙的可能性。本说明书的实施例可以通过允许去除结构的工艺来实现这种相对低的纵横比，该工艺用于在金属化之前形成沟槽和过孔。图1示出了用于主干(backbone)图案化的叠置层。叠置层100可以包括形成在衬底102上的电介质层104、形成在电介质层104上的第一硬掩模层106、形成在第一硬掩模层106上的主干材料108、形成在主干材料108上的第二硬掩模层112、形成在第二硬掩模层112上的牺牲硬掩模层114、形成在牺牲硬掩模层114上的第一抗反射涂层116、以及被图案化在第一抗反射涂层116上的第一光致抗蚀剂材料118。可以通过任何公知技术来沉积叠置层100的部件，出于清楚和简洁的目的在本文中将不会对这些技术进行讨论。衬底102可以是具有电路器件(未示出)、包括晶体管等的微电子芯片、晶圆衬底(例如，硅晶圆的部分)等，其中，接触部结构(示为第一接触部结构120A和第二接触部结构120B)可以与电路器件电连通。此外，衬底102可以是互连层，其中，接触部结构120A、120B如将讨论的可以是互连件。在一个实施例中，电介质层104可以是例如介电常数(k)小于二氧化硅(SiO2)的介电常数的材料(例如，“低k”电介质材料)。代表性低k电介质材料包括包含硅、碳、和/或氧的材料，该材料可以被称为聚合物并且是本领域公知的。在一个实施例中，电介质层104可以是多孔的。在一个实施例中，第一硬掩模层106、第二硬掩模层112、以及牺牲硬
掩模层114可以是电介质材料。代表性电介质材料可以包括，但不限于，各种氧化物、氮化物、以及碳化物，例如氧化硅、氧化钛、氧化铪、氧化铝、氮氧化物、氧化锆、硅酸铪、氧化镧、氮化硅、氮化硼、非晶碳、碳化硅、氮化铝、以及其它类似的电介质材料。在一个实施例中，例如通过等离子体沉积工艺来将第一硬掩模层106沉积到一定厚度以用作下层电介质层104的掩模(例如，根据在接下来的工艺步骤中使用的能量来防止对电介质材料的不期望的改型)。在一个实施例中，代表性的厚度是不会显著影响组合的电介质层104和第一硬掩模层106的总介电常数但最多会轻微地影响这种总介电常数的厚度。在一个实施例中，代表性厚度大约为30埃在另一个实施例中，代表性厚度大约为2纳米到5纳米(纳米)。主干材料108可以包括，但不限于，多晶硅、非晶硅、非晶碳、氮化硅、碳化硅、以及锗。如图2中所示，可以蚀刻图1中的叠置层100，其中，第二硬掩膜层112用作蚀刻停止部。蚀刻导致第一光致抗蚀剂材料118图案被转移到牺牲硬掩模层114中。如图2中所示，可以去除第一光致抗蚀剂材料118和第一抗反射涂层116，产生经图案化的牺牲硬掩模结构122。如图3中所示，可以在图2中所示的结构之上沉积共形间隔体材料层124。可以通过本领域公知的任何共形沉积技术来沉积本文档来自技高网...

【技术保护点】
一种形成微电子结构的方法，包括：在衬底上形成电介质层；在所述电介质层上形成硬掩模层；在硬掩模层上形成多个主干结构；邻近所述多个主干结构中的每个主干结构的侧而形成侧间隔体；在位于至少两个邻近的主干结构之间的邻近的侧间隔体之间，对所述第一硬掩模的部分和所述电介质层的部分进行蚀刻，以形成至少一个第一沟槽；在所述至少一个第一沟槽中沉积牺牲材料；去除至少一个主干结构并且对所述硬掩模层的和所述电介质层的存在于所述至少一个主干结构下方的部分进行蚀刻，以形成至少一个第二沟槽；在所述至少一个第二沟槽中沉积填充材料；去除所述侧间隔体；从所述至少一个第一沟槽中去除所述牺牲材料；从所述至少一个第二沟槽中去除所述填充材料；以及在所述至少一个第一沟槽和所述至少一个第二沟槽中沉积导电材料。

【技术特征摘要】
【国外来华专利技术】2014.01.24 US 14/163,3231.一种形成微电子结构的方法，包括：在衬底上形成电介质层；在所述电介质层上形成硬掩模层；在硬掩模层上形成多个主干结构；邻近所述多个主干结构中的每个主干结构的侧而形成侧间隔体；在位于至少两个邻近的主干结构之间的邻近的侧间隔体之间，对所述第一硬掩模的部分和所述电介质层的部分进行蚀刻，以形成至少一个第一沟槽；在所述至少一个第一沟槽中沉积牺牲材料；去除至少一个主干结构并且对所述硬掩模层的和所述电介质层的存在于所述至少一个主干结构下方的部分进行蚀刻，以形成至少一个第二沟槽；在所述至少一个第二沟槽中沉积填充材料；去除所述侧间隔体；从所述至少一个第一沟槽中去除所述牺牲材料；从所述至少一个第二沟槽中去除所述填充材料；以及在所述至少一个第一沟槽和所述至少一个第二沟槽中沉积导电材料。2.根据权利要求1所述方法，其中，形成所述多个主干结构包括：在所述第一硬掩模上沉积主干材料；对邻近所述主干材料的间隔体进行图案化；以及对所述主干材料进行蚀刻，以将所述间隔体的图案转移到所述主干材料中。3.根据权利要求2所述的方法，其中，对邻近所述主干材料的间隔体进行图案化包括：对邻近所述主干材料的牺牲硬掩模结构进行图案化；在所述多个主干结构之上沉积共形间隔体材料层；对所述共形间隔体材料层进行各向异性蚀刻；以及去除所述牺牲硬掩模结构。4.根据权利要求1所述的方法，其中，邻近所述多个主干结构中的每个主干结构的侧而形成侧间隔体包括：在所述多个主干结构之上沉积共形侧间隔体材料层；以及对所述共形侧间隔体材料层进行各向异性蚀刻。5.根据权利要求1所述的方法，其中，去除所述侧间隔体包括：将所述侧间隔体抛光掉。6.根据权利要求1所述的方法，其中，在所述至少一个第二沟槽中沉积所述牺牲材料包括：对选自由氮化钛、氧化钛、钌、和钴构成的组的材料进行沉积。7.根据权利要求1所述的方法，其中，在所述至少一个第二沟槽中沉积所述填充材料包括：在所述至少一个第二沟槽中沉积碳硬掩模。8.根据权利要求1所述的方法，其中，在所述衬底上形成所述电介质层包括：形成低k电介质层。9.根据权利要求1所述的方法，其中，在所述硬掩模层上形成所述多个主干结构包括：从选自由多晶硅、非晶硅、非晶碳、碳化硅、氮化硅以及锗构成的组的材料来形成所述多个主干结构。10.根据权利要求1所述的方法，其中，在所述至少一个第一沟槽和所述至少一个第二沟槽中沉积所述导电材料包括：沉积金属。11.一种形成微电子结构的方法，包括：在衬底上形成电介质层，其中，所述衬底包括第一接触部结构和第二接触部结构；在所述电介质层上形成硬掩模层；在硬掩模层上形成多个主干结构；邻近所述多个主干结构中的每个主干结构的侧而形成侧间隔体；在位于至少两个邻近的主干结构之间的邻近的侧间隔体之间，对所述第一硬掩模的部分和所述电介质层的部分进行蚀刻，以形成至少一个第一沟槽；形成第一过孔，所述第一过孔从所述至少一个第一沟槽延伸到衬底第一接触部结构；在所述至少一个第一沟槽中沉积牺牲材料；去除至少一个主干结构并且对所述硬掩模层的和所述电介质层的存在于所述至少一个主干结构下方的部分进行蚀刻，以形成至少一个第二沟槽；形成第二过孔，所述第二过孔从所述至少一个第二沟槽延伸到衬底第二接触部结构；在所述至少一个第二沟槽中...

【专利技术属性】
技术研发人员：C·J·杰泽斯基，J·S·沙瓦拉，K·J·辛格，A·M·迈尔斯，E·N·谭，R·E·申克尔，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US