本发明专利技术提供一种半导体器件的制造方法和电子装置，涉及半导体技术领域。该半导体器件的制造方法包括如下步骤：在半导体衬底上形成栅氧化材料层、浮栅材料层、栅间介电材料层、控制栅材料层和硬掩膜材料层；刻蚀以形成包括栅极硬掩膜、控制栅和栅间介电层的控制栅叠层结构；形成覆盖控制栅叠层结构的顶面和侧壁以及浮栅材料层的介电材料层，刻蚀以形成位于控制栅叠层结构两侧的附加侧壁层；刻蚀以形成包括浮栅和栅氧化层的浮栅叠层结构。该方法可以保证控制栅由于附加侧壁层的保护而在后续形成接触孔的过程中不会被暴露出，因而可以降低接触孔与控制栅发生短路的风险。本发明专利技术的电子装置包括根据上述方法制得的半导体器件，同样具有上述优点。
【技术实现步骤摘要】
本专利技术涉及半导体
，具体而言涉及一种半导体器件的制造方法和电子装置。
技术介绍
在半导体
中，随着半导体技术工艺节点的不断缩小，接触孔(CT)的尺寸变得越来越小。通常，对于普通器件而言，当采用28nm以下工艺节点的技术时需要采用自对准接触孔(SAC)技术；而对于Nor型闪存(Nor Flash),当采用45nm以下工艺节点的技术时就需要采用自对准接触孔(SAC)技术。现有技术的半导体器件的制造方法，在采用自对准接触孔技术形成接触孔时，通常包括如下步骤:首先，在前端器件上100上形成光刻胶层600，如图1A所示；然后，通过刻蚀形成接触孔110，如图1B所示。示例性地，前端器件100通常包括半导体衬底1001、位于半导体衬底上的叠栅结构、覆盖叠栅结构的顶部与侧壁的接触孔刻蚀阻挡层(CESL) 1008以及位于接触孔刻蚀阻挡层(CESL) 1008之上的层间介电层(ILD) 1009 ;其中，叠栅结构包括由自下而上依次层叠的栅氧化层1002、浮栅(FG) 1003、栅间介电层1004、控制栅1005、栅极硬掩膜1006组成的叠层结构以及位于该叠层结构两侧的侧壁层1007，如图1A所示，如图1A所示。在现有技术中，栅氧化层1002、浮栅(FG) 1003、栅间介电层1004、控制栅1005、栅极硬掩膜1006通过对各种材料的叠层进行一步刻蚀实现，因此，氧化层1002、浮栅(FG) 1003、栅间介电层1004、控制栅1005、栅极硬掩膜1006具有相同的宽度，如图1A所示。如果对刻蚀工艺的刻蚀选择比等工艺条件控制地比较合适，形成的接触孔110将如图1B所示，为上宽下窄的结构，且接触孔的上部分停止于栅极硬掩膜1006与侧壁层1007的上方。然而，由于刻蚀工艺的刻蚀选择比往往很难控制，因此常常会导致接触孔的良率比较低，最终导致整个半导体器件的良率很低。具体地，如果刻蚀选择比不够，则侧壁层1007会被刻蚀掉一部分从而导致控制栅1005被暴露出，形成的接触孔110的结构将如图1C所示，此时可能会造成接触孔与栅极(即，控制栅1005)短路，其中，控制栅1005被暴露出的部分1101如图1C所示。而如果选择比过高，则会导致形成的接触孔110的底部有层间介电层的残留1012存在，造成接触孔开路，如图1D所示。由于Nor型闪存与其他逻辑器件相比，在形成接触孔时需要更高的深宽比，并且过孔(Via)和沟槽(trench)结构需要在接触孔刻蚀的步骤中同时形成，因此，对于Nor型闪存而言，更容易出现接触孔开路以及接触孔与栅极短路的问题。图2A示出了现有技术中的一种半导体器件的制造方法的形成过孔(via) 110和沟槽(trench) 120的步骤所形成的结构的示意性俯视图，由图2A可以直观地看出，所形成的过孔与沟槽在结构上存在着很大的不同。而过孔和沟槽结构的不同会导致自对准接触孔(SAC)技术的工艺窗口变小，非常容易出现如下两种情况:⑴沟槽120正常但过孔110与栅极短路，如图2B所示；(2)过孔110正常但沟槽120刻蚀不充分(etch stop)，如图2C所示。其中，图2B和图2C为现有技术中的半导体器件的制造方法的形成过孔和沟槽的步骤所形成的两种不同结构的SHM图。在现有技术中所存在的上述问题中，接触孔与栅极短路(CT-GT short)的问题发生的风险比较高。因此，为降低在形成接触孔结构的工艺过程中接触孔与栅极发生短路的风险，有必要提出一种新的半导体器件的制造方法。
技术实现思路
针对现有技术的不足，本专利技术提出一种半导体器件的制造方法，所述方法包括:步骤SlOl:在半导体衬底上依次形成栅氧化材料层、浮栅材料层、栅间介电材料层、控制栅材料层和硬掩膜材料层；步骤S102:对所述硬掩膜材料层、所述控制栅材料层以及所述栅间介电材料层进行刻蚀，以形成包括栅极硬掩膜、控制栅和栅间介电层的控制栅叠层结构；步骤S103:形成覆盖所述控制栅叠层结构的顶面和侧壁以及所述浮栅材料层的介电材料层，对所述介电材料层进行刻蚀以形成位于所述控制栅叠层结构两侧的附加侧壁层；步骤S104:对所述浮栅材料层和所述栅氧化材料层进行刻蚀，以形成包括浮栅和栅氧化层的浮栅叠层结构，其中所述浮栅叠层结构延伸至所述附加侧壁层的下方；步骤S105:形成位于所述附加侧壁层的外侧且覆盖所述浮栅叠层结构的侧壁的栅极侧壁层。可选地，在所述步骤S103中，所述介电材料层的材料包括氮化硅、氧化硅和高k介电材料中的一种或其中两种以上的组合。可选地，在所述步骤S103中，形成所述介电材料层的方法包括原子层沉积法。可选地，在所述步骤S102中，所述刻蚀包括基于碳氟化合物的等离子干法刻蚀。可选地，在所述步骤S104中，所述刻蚀包括基于碳氟化合物的等离子干法刻蚀。可选地，在所述步骤SlOl中，所述硬掩膜材料层的材料包括二氧化硅、氮化硅和金属中的至少一种，并且，形成所述硬掩膜材料层的方法包括化学气相沉积法、物理气相沉积法、原子层沉积法或炉管工艺。可选地，在所述步骤S105之后还包括如下步骤:步骤S106:形成接触孔刻蚀阻挡层和层间介电层；步骤S107:在所述层间介电层上形成在拟形成接触孔的区域具有开口的掩膜层；步骤S108:利用所述掩膜层对所述层间介电层和所述接触孔刻蚀阻挡层进行刻蚀以形成接触孔；步骤S109:在所述接触孔内形成导电连接件。可选地，在所述步骤S106中，所述接触孔刻蚀阻挡层的材料包括氮化硅，所述层间介电层的材料包括氧化硅，形成所述接触孔刻蚀阻挡层和所述层间介电层的方法包括化学气相沉积法、原子层沉积法或炉管工艺。可选地，在所述步骤S107中，所述掩膜层包括光刻胶，并且所述掩膜层通过光刻工艺实现，其中，所述光刻工艺采用干式或湿式扫描式光刻机实现，或采用纳米压印技术实现，或采用自组装工艺实现.本专利技术还提供一种电子装置，包括电子组件以及与该电子组件相连的半导体器件，其中所述半导体器件采用以上任一项所述的半导体器件的制造方法制备。本专利技术的半导体器件的制造方法，通过将控制栅和浮栅采用不同的刻蚀步骤来实现，并在形成控制栅的步骤与形成浮栅的步骤之间增加形成位于控制栅两侧的附加侧壁层的步骤，可以保证控制栅由于附加侧壁层的保护而在后续形成接触孔的工艺中不会被暴露出，因而可以降低接触孔与控制栅发生短路的风险。本专利技术的电子装置，由于包括上述的半导体器件，因而同样具有上述优点。【附图说明】本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中:图1A、图1B、图1C和图1D为现有技术中的半导体器件的制造方法的形成接触孔的相关步骤所形成的结构的示意性剖视图；图2A为现有技术中的半导体器件的制造方法的形成过孔和沟槽的步骤所形成的结构的示意性俯视图；图2B和图2C为现有技术中的半导体器件的制造方法的形成过孔和沟槽的步骤所形成的两种不同结构的SHM图；图3A至图3F为本专利技术实施例一的半导体器件的制造方法的相关步骤形成的结构的示意性剖视图；图4为本专利技术实施例一的半导体器件的制造方法的一种示意性流程图。【具体实施方式】在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见本文档来自技高网...
【技术保护点】
一种半导体器件的制造方法，其特征在于，所述方法包括：步骤S101：在半导体衬底上依次形成栅氧化材料层、浮栅材料层、栅间介电材料层、控制栅材料层和硬掩膜材料层；步骤S102：对所述硬掩膜材料层、所述控制栅材料层以及所述栅间介电材料层进行刻蚀，以形成包括栅极硬掩膜、控制栅和栅间介电层的控制栅叠层结构；步骤S103：形成覆盖所述控制栅叠层结构的顶面和侧壁以及所述浮栅材料层的介电材料层，对所述介电材料层进行刻蚀以形成位于所述控制栅叠层结构两侧的附加侧壁层；步骤S104：对所述浮栅材料层和所述栅氧化材料层进行刻蚀，以形成包括浮栅和栅氧化层的浮栅叠层结构，其中所述浮栅叠层结构延伸至所述附加侧壁层的下方；步骤S105：形成位于所述附加侧壁层的外侧且覆盖所述浮栅叠层结构的侧壁的栅极侧壁层。
【技术特征摘要】
【专利技术属性】
技术研发人员：郑二虎，张城龙，张翼英，何其暘，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31
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