三维NAND闪存及其制造方法技术

本发明专利技术公开了一种三维NAND闪存及其制造方法。其中，所述制造方法，包括：在衬底表面形成阵列串单元，阵列串单元之间形成字线沟槽，字线沟槽暴露出衬底；阵列串单元包括多层交错堆叠的隔离层和刻蚀层，隔离层与刻蚀层沿堆叠方向形成存储沟道，衬底表面与隔离层贴合；去除刻蚀层，并在暴露的隔离层表面以及字线沟槽底面依次形成阻挡层和金属层；去除部分金属层，保留隔离层之间的金属层形成栅电极；去除隔离层侧壁、阵列串单元顶端以及字线沟槽底面的阻挡层，并填充字线沟槽形成共源端CSL。本发明专利技术提供的技术方案，保持存储沟道与共源端之间距离，防止由于存储沟道与共源端之间距离减小容易导致的短路或漏电，提高三维NAND闪存的良品率。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，尤其涉及一种三维NAND闪存及其制造制造方法。
技术介绍
半导体存储器包括易失性存储器和非易失性存储器。易失性存储器在断电时会丢失存储的内容。非易失性存储器即使在断电时也可以保持存储的内容。非易失性存储器包括只读存储器(ROM，Read-onIy Memory)、可编程只读存储器(PROM,Programmable Read-Only Memory)、电可擦除只读存储器(EEPR0M，Electrical Iy Erasable ProgrammableRead-Only Memory)和闪存(Flash memory)。闪存存储器包括NOR(或非)Flash和NAND(与非)Flash。二维平面型闪存的制造工艺已经取得了很大的进步，但是，二维平面型闪存由于受到显影技术极限以及存储电子密度极限等限制，遇到了发展瓶颈。三维闪存解决了平面型闪存的技术难题，并且拥有比二维平面型闪存更大的存储容量，如三维NAND闪存。现有技术中，三维NAND闪存的制造方法中，参见图1A，在衬底100上形成有交错堆叠的隔离层101和刻蚀层102，隔离层101和刻蚀层102之间设置有存储沟道103，字线沟槽104暴露出衬底100;参见图1B，湿法刻蚀去除刻蚀层102;参见图1C，在暴露的隔离层101以及字线沟槽104底端依次沉积氮化硅和金属钨，并分别作为阻挡层105和金属层106;参见图1D，采用干法刻蚀，去除隔离层101侧壁、顶部隔离层101表面以及字线沟槽104底面的金属层106以及阻挡层105，分离出栅电极107;参见图1E，在字线沟槽104暴露的侧壁和底面沉积绝缘氧化硅，刻蚀并暴露出字线沟槽104底面，在字线沟槽104中再沉积多晶硅，形成共源端108。在上述图1A-图1E的现有的三维NAND闪存的制造方法中，当三维NAND闪存的存储容量增加时，隔离层和刻蚀层的堆叠层数相应地增加，此时，字线沟槽的深度也在逐渐增加，需采用各向异性的干法刻蚀工艺去除隔离层侧壁、顶部隔离层表面以及字线沟槽底面的金属层以及阻挡层，保证栅电极从上到下的分离，特别是字线沟槽底面的阻挡层必须去除干净，以确保衬底与共源端的连接。在上述干法刻蚀工艺中，由于刻蚀时间长，除隔离层侧壁、顶部隔离层表面以及字线沟槽底面的金属层以及阻挡层被刻蚀之外，图1E中的靠近顶部的隔离层也被刻蚀了一部分，刻蚀后的部分参见图1F，进而形成CSL之后的图为1G。参见图1G，存储沟道与顶部的共源端之间距离的减小，容易导致存储沟道与共源端之间的短路或漏电，以及三维NAND闪存的良品率的降低。
技术实现思路
本专利技术提供了一种三维NAND闪存及其制造方法，保持存储沟道与共源端之间距离，防止由于存储沟道与共源端之间距离减小容易导致的短路或漏电，提高三维NAND闪存的良品率。一方面，本专利技术实施例提供了一种三维NAND闪存的制造方法。所述制造方法，包括:在衬底表面形成阵列串单元，所述阵列串单元之间形成字线沟槽，所述字线沟槽暴露出衬底;所述阵列串单元包括多层交错堆叠的隔离层和刻蚀层，所述隔离层与所述刻蚀层沿堆叠方向形成存储沟道，衬底表面与所述隔离层贴合；去除所述刻蚀层，并在暴露的隔离层表面以及字线沟槽底面依次形成阻挡层和金属层；去除部分金属层，保留所述隔离层之间的金属层形成栅电极；去除隔离层侧壁、阵列串单元顶端以及字线沟槽底面的阻挡层，并填充所述字线沟槽形成CSL。进一步地，在暴露的隔离层表面以及字线沟槽底面依次形成阻挡层和金属层，包括:在暴露的隔离层表面以及字线沟槽底面形成第一阻挡层；在所述第一阻挡层表面形成第二阻挡层；在所述第二阻挡层表面形成金属层；其中，所述第二阻挡层用于阻止所述金属层中的金属向所述隔离层中扩散。进一步地，去除部分金属层，保留所述隔离层之间的金属层形成栅电极；去除隔离层侧壁、阵列串单元顶端以及字线沟槽底面的阻挡层，具体包括:通过湿法刻蚀工艺去除隔离层侧壁、阵列串单元顶端以及字线沟槽底面的金属层和第二阻挡层，保留所述隔离层之间的金属层形成栅电极；通过干法刻蚀工艺去除隔离层侧壁、阵列串单元顶端以及字线沟槽底面的第一阻挡层。进一步地，所述金属层为金属钨、所述第一阻挡层为氧化铝以及所述第二阻挡层为氮化钛。进一步地，在暴露的隔离层表面以及字线沟槽底面依次形成阻挡层和金属层，包括:在暴露的隔离层表面以及字线沟槽底面，采用化学气相淀积方法或者原子沉积方法依次沉积形成阻挡层和金属层。进一步地，填充所述字线沟槽形成CSL，包括:采用化学气相淀积方法或者原子沉积方法填充所述字线沟槽，在所述字线沟槽中沉积形成CSL。进一步地，所述刻蚀层为氮化硅以及所述隔离层为氧化硅。进一步地，所述CSL为多晶硅。另一方面，本专利技术实施例还提供了一种三维NAND闪存。所述三维NAND闪存由上述任一三维NAND闪存的制造方法制成。本专利技术实施例提供的技术方案，通过在衬底表面的阵列串单元的隔离层表面以及字线沟槽底面依次形成阻挡层和金属层，依次去除阵列串单元中的刻蚀层和部分金属层，保留隔离层之间的金属层形成栅电极，进而去除隔离层侧壁、阵列串单元顶端以及字线沟槽底面的阻挡层，并填充字线沟槽形成CSL，在去除隔离层侧壁、阵列串单元顶端以及字线沟槽底面的金属层的过程中，通过阻挡层保护隔离层侧壁，再去除隔离层侧壁、阵列串单元顶端以及字线沟槽底面的阻挡层，在将字线沟槽地面的阻挡层去除干净的同时，保证了存储沟道与CSL之间的距离，防止了由于存储沟道与共源端之间距离减小容易导致的短路或漏电，提高了三维NAND闪存的良品率。【附图说明】图1A-1G是现有技术中二维NAND闪存的制造方法适用的不意图；图2A是本专利技术实施例一提供的一种三维NAND闪存的制造方法的流程图；图2B-2G是本专利技术实施例一提供的一种三维NAND闪存的制造方法适用的示意图；图3A是本专利技术实施例二提供的一种三维NAND闪存的制造方法的流程图；图3B-3G是本专利技术实施例二提供的一种三维NAND闪存的制造方法适用的示意图。【具体实施方式】下面结合附图和实施例对本专利技术作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本专利技术，而非对本专利技术的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本专利技术相关的部分而非全部结构。实施例一图2A是本专利技术实施例一提供的一种三维NAND闪存的制造方法的流程图。参见图2A，所述制造方法，包括:S110、在衬底表面形成阵列串单元，所述阵列串单元之间形成字线沟槽，所述字线沟槽暴露出衬底;所述阵列串单元包括多层交错堆叠的隔离层和刻蚀层，所述隔离层与所述刻蚀层沿堆叠方向形成存储沟道，衬底表面与所述隔离层贴合。进一步地，所述隔离层可以是氧化硅，所述刻蚀层可以是氮化硅。所述存储沟道内填充有多晶硅。S120、去除所述刻蚀层，并在暴露的隔离层表面以及字线沟槽底面依次形成阻挡层和金属层。进一步地，在暴露的隔离层表面以及字线沟槽底面，可以采用化学气相淀积方法或者原子沉积方法依次沉积形成阻挡层和金属层。S130、去除部分金属层，保留所述隔离层之间的金属层形成栅电极。在所述制造方法中，可以去除所述阵列串单元侧壁、阵列串单元顶端以及字线沟槽底面的金属层，保留所述隔离层之间的金属层形成栅电极，所述栅电本文档来自技高网...

【技术保护点】
一种三维NAND闪存的制造方法，其特征在于，包括：在衬底表面形成阵列串单元，所述阵列串单元之间形成字线沟槽，所述字线沟槽暴露出衬底；所述阵列串单元包括多层交错堆叠的隔离层和刻蚀层，所述隔离层与所述刻蚀层沿堆叠方向形成存储沟道，衬底表面与所述隔离层贴合；去除所述刻蚀层，并在暴露的隔离层表面以及字线沟槽底面依次形成阻挡层和金属层；去除部分金属层，保留所述隔离层之间的金属层形成栅电极；去除隔离层侧壁、阵列串单元顶端以及字线沟槽底面的阻挡层，并填充所述字线沟槽形成共源端CSL。

【技术特征摘要】

【专利技术属性】
技术研发人员：陈春晖，熊涛，罗啸，刘钊，许毅胜，舒清明，
申请(专利权)人：上海格易电子有限公司，北京兆易创新科技股份有限公司，
类型：发明
国别省市：上海;31