半导体器件及其制造方法技术

一种半导体器件，包括：多个鳍片结构，在衬底上沿第一方向延伸；栅极堆叠结构，在衬底上沿第二方向延伸，跨越多个鳍片结构，其中栅极堆叠结构包括栅极导电层和栅极绝缘层，栅极导电层由掺杂的多晶半导体构成；沟道区，多个鳍片结构中位于栅极堆叠结构下方；源漏区，在多个鳍片结构上、位于栅极堆叠结构沿第一方向两侧。依照本发明专利技术的半导体器件及其制造方法，在后栅工艺中对多晶半导体栅极掺杂后与两侧源漏区同步执行退火以驱动掺杂剂均匀分布，能有效提高对于掺杂多晶半导体栅极调节阈值电压的精度，以低成本抑制短沟道效应。

【技术实现步骤摘要】

本专利技术涉及一种，特别是涉及一种掺杂多晶硅后栅工艺的FinFET及其制造方法。
技术介绍
在当前的亚20nm技术中，三维多栅器件(FinFET或Tri—gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。例如，双栅SOI结构的M0SFET与传统的单栅体Si或者SOI M0SFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。通常，一种FinFET结构以及制造方法包括:在体Si或者SOI衬底中刻蚀形成多个平行的沿第一方向延伸的鳍片和沟槽；在沟槽中填充绝缘材料，回刻以露出部分鳍片，形成浅沟槽隔离(STI);在鳍片顶部以及侧壁沉积通常为氧化硅的较薄(例如仅1?5nm)假栅极绝缘层，在假栅极绝缘层上沉积通常为多晶硅、非晶硅的假栅极层以及氮化硅的假栅极盖层；刻蚀假栅本文档来自技高网...

【技术保护点】
一种半导体器件，包括：多个鳍片结构，在衬底上沿第一方向延伸；栅极堆叠结构，在衬底上沿第二方向延伸，跨越多个鳍片结构，其中栅极堆叠结构包括栅极导电层和栅极绝缘层，栅极导电层由掺杂的多晶半导体构成；沟道区，多个鳍片结构中位于栅极堆叠结构下方；源漏区，在多个鳍片结构上、位于栅极堆叠结构沿第一方向两侧。

【技术特征摘要】

【专利技术属性】
技术研发人员：殷华湘，张永奎，赵治国，陆智勇，朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11