半导体器件及其制造方法技术

一种半导体器件，包括：多个鳍片结构，在衬底上沿第一方向延伸；栅极堆叠结构，在衬底上沿第二方向延伸，跨越多个鳍片结构，其中栅极堆叠结构包括栅极导电层和栅极绝缘层，栅极导电层由掺杂多晶半导体构成；沟道区，多个鳍片结构中位于栅极堆叠结构下方；源漏区，在多个鳍片结构上、位于栅极堆叠结构沿第一方向两侧。依照本发明专利技术的半导体器件及其制造方法，对大面积多晶半导体栅极执行掺杂之后再刻蚀形成栅极线条，能有效提高对于掺杂多晶半导体栅极调节阈值电压的精度，以低成本抑制短沟道效应。

【技术实现步骤摘要】

本专利技术涉及一种，特别是涉及一种掺杂多晶硅先栅工艺的FinFET及其制造方法。
技术介绍
在当前的亚20nm技术中，三维多栅器件(FinFET或Tr1-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。例如，双栅SOI结构的M0SFET与传统的单栅体Si或者SOI M0SFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。通常，一种FinFET结构以及制造方法包括:在体Si或者SOI衬底中刻蚀形成多个平行的沿第一方向延伸的鳍片和沟槽；在沟槽中填充绝缘材料，回刻以露出部分鳍片，形成浅沟槽隔离(STI);在鳍片顶部以及侧壁沉积通常为氧化硅的较薄(例如仅1?5nm)假栅极绝缘层，在假栅极绝缘层上沉积通常为多晶硅、非晶硅的假栅极层以及氮化硅的假栅极盖层；刻蚀假栅极层和假栅极绝缘层，形成沿第二方向延伸的假栅极堆叠，其中第二方向优选地垂直于第一方向；以假栅极堆叠为掩模，对鳍片进行倾斜的浅掺杂注入形成轻掺杂漏结构(LDD)特别是源漏延伸(SDE)结构以抑制漏致感应势垒降低效应；在假栅极堆叠的沿第一方向的两侧沉积并刻蚀形成栅极侧墙；在栅极侧墙两侧外延生长晶格常数相近材料形成高应力的源漏区(由于栅极侧墙、假栅极堆叠顶部等为绝缘介电质材质，无法在其上外延生长半导体材料)，优选采用SiGe、SiC等高于Si应力的材料以提高载流子迁移率；优选地，在源漏区上形成接触刻蚀停止层(CESL);在晶片上沉积层间介质层(ILD);刻蚀去除假栅极堆叠，在ILD中留下栅极沟槽；在栅极沟槽中沉积高k材料(HK)的栅极绝缘层以及金属/金属合金/金属氮化物(MG)的栅极导电层，并优选包括氮化物材质的栅极盖层以保护金属栅极。进一步地，利用掩模刻蚀ILD形成源漏接触孔，暴露源漏区；可选地，为了降低源漏接触电阻，在源漏接触孔中形成金属硅化物。填充金属/金属氮化物形成接触塞，通常优选填充率较高的金属W、Ti。由于CESL、栅极侧墙的存在，填充的金属W、Ti会自动对准源漏区，最终形成接触塞。然而，上述金属栅极和高k材料构成的栅极堆叠结构，虽然能够有效提高栅极控制能力，例如有效抑制短沟道效应并且精确调节阈值电压，但是随着FinFET器件特征尺寸(沟道区长度，通常稍大于或者等于金属栅极堆叠沿第一方向的长度/宽度)持续缩减至例如10nm乃至8nm以下，如何有效提高金属材料填充后栅工艺形成的栅极沟槽成为难题，工艺复杂性使得制造成本高居难下。而另一方面，传统的应用于平面大尺寸M0SFET的多晶硅栅极结构难以应用于后栅工艺的FinFET，因为对于短沟道、短栅长器件而言难以精确控制窄栅极内部的掺杂剂分布均匀，如此形成的多晶硅栅极面临短沟道效应控制困难、阈值电压调节难以精确等等技术挑战。
技术实现思路
由上所述，本专利技术的目的在于克服上述技术困难，提出一种新的FinFET结构及其制造方法，能有效提高对于掺杂多晶半导体栅极调节阈值电压的精度，以低成本抑制短沟道效应。为此，本专利技术提供了一种半导体器件，包括:多个鳍片结构，在衬底上沿第一方向延伸；栅极堆叠结构，在衬底上沿第二方向延伸，跨越多个鳍片结构，其中栅极堆叠结构包括栅极导电层和栅极绝缘层，栅极导电层由掺杂多晶半导体构成；沟道区，多个鳍片结构中位于栅极堆叠结构下方；源漏区，在多个鳍片结构上、位于栅极堆叠结构沿第一方向两侧。其中，掺杂多晶半导体选自多晶S1、多晶SiGe、多晶S1: C、多晶S1:H、多晶Ge、多晶SiGeC、多晶GeSn、多晶SiSn、多晶InP、多晶GaN、多晶InSb、多晶碳化半导体的任意一种或其组合。其中，栅极绝缘层仅位于栅极导电层下方。其中，源漏区包括在多个鳍片结构中的源漏延伸区、以及在源漏延伸区上方的抬升源漏区。其中，多个鳍片结构中部和/或底部具有穿通阻挡层。本专利技术还提供了一种半导体器件制造方法，包括:在衬底上形成沿第一方向延伸的多个鳍片；在鳍片上形成沿第二方向延伸的绝缘层和掺杂多晶半导体层；沿第二方向依次刻蚀掺杂多晶半导体层和绝缘层，分别形成栅极导电层和栅极绝缘层；在栅极堆叠结构沿第一方向的两侧形成栅极侧墙和源漏区。其中，形成栅极堆叠结构之前进一步包括，执行离子注入，在鳍片中部和/或底部形成穿通阻挡层。其中，形成掺杂多晶半导体层的步骤具体包括:在鳍片上沉积绝缘层和多晶半导体层，随后对多晶半导体层执行离子注入掺杂；或者，在鳍片上原位沉积掺杂而形成掺杂多晶半导体层。其中，掺杂多晶半导体选自多晶S1、多晶SiGe、多晶S1: C、多晶S1:H、多晶Ge、多晶SiGeC、多晶GeSn、多晶SiSn、多晶InP、多晶GaN、多晶InSb、多晶碳化半导体的任意一种或其组合。其中，形成源漏区的步骤具体包括:在栅极堆叠结构两侧形成第一栅极侧墙；以第一栅极侧墙为掩模对鳍片执行轻掺杂离子注入，形成源漏延伸区；在第一栅极侧墙两侧的源漏延伸区上外延生长抬升源漏区；在第一栅极侧墙两侧形成第二栅极侧墙；以第二栅极侧墙为掩模对抬升源漏区执行重掺杂离子注入。其中，沉积多晶半导体层之后、执行离子注入掺杂之前，进一步包括对多晶半导体层执行平坦化工艺；或者，在形成掺杂多晶半导体层之后、刻蚀掺杂多晶半导体层之前，进一步包括对掺杂多晶半导体层执行平坦化工艺。依照本专利技术的，对大面积多晶半导体栅极执行掺杂之后再刻蚀形成栅极线条，能有效提高对于掺杂多晶半导体栅极调节阈值电压的精度，以低成本抑制短沟道效应。【附图说明】以下参照附图来详细说明本专利技术的技术方案，其中:图1至图12为依照本专利技术的FinFET制造方法各步骤的示意图；以及图13为依照本专利技术的FinFET器件结构透视图。【具体实施方式】以下参照附图并结合示意性的实施例来详细说明本专利技术技术方案的特征及其技术效果，公开了有效提高多晶半导体栅极阈值电压控制精度的三维多栅FinFET及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。值得注意的是，以下各个附图中上部部分为器件沿图13中第一方向(鳍片延伸方向，源漏延伸方向，也即Y-Y’轴线)的剖视图，中间部分为器件沿第二方向(栅极堆叠延伸方向，垂直于第一方向，也即X-X’轴线)的栅极堆叠中线的剖视图，下部部分为器件沿平行于第二方向且位于栅极堆叠之外(第一方向上具有一定距离)位置处(也即Χ1-ΧΓ轴线)获得的剖视图。如图1所示，在衬底1上形成沿第一方向延伸的多个鳍片结构1F以及鳍片结构之间的沟槽1G，其中第一方向为未来器件沟道区延伸方向(图13中的Y-Y’轴线)。提供衬底1，衬底1依照器件用途需要而合理选择，可包括单晶体硅(Si)、单晶体锗(Ge)、应变硅(Strained Si)、锗娃(SiGe),或是化合物半导体材料,例如氮化镓(GaN)、本文档来自技高网...

【技术保护点】
一种半导体器件，包括：多个鳍片结构，在衬底上沿第一方向延伸；栅极堆叠结构，在衬底上沿第二方向延伸，跨越多个鳍片结构，其中栅极堆叠结构包括栅极导电层和栅极绝缘层，栅极导电层由掺杂多晶半导体构成；沟道区，多个鳍片结构中位于栅极堆叠结构下方；源漏区，在多个鳍片结构上、位于栅极堆叠结构沿第一方向两侧。

【技术特征摘要】

【专利技术属性】
技术研发人员：殷华湘，张永奎，赵治国，陆智勇，朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11