在处理图像信息等的芯片中，混载数字信号处理电路等的逻辑电路，并且混载多端口的SRAM。此时，例如若有三个端口，则将一个端口作为差动写入&读取端口，将两个端口作为单端读取专用端口。但是，在该结构中，虽然嵌入式SRAM的占有面积变小，但明确存在如下的问题：写入&读取端口限于一个，此外，单端读取无法期待差动读取这般的高速读取特性。本申请的概要是，在嵌入式SRAM的存储单元构造中，具有三个差动写入&读取端口，在单元中央配置例如N阱区域，在其两侧配置P阱区域。
【技术实现步骤摘要】
【国外来华专利技术】
本申请涉及半导体集成电路器件(或半导体器件)，例如为能够应用于SRAM (Static Random Access Memory:静态随机存取存储器)电路及具有该SRAM电路的设备的器件。
技术介绍
日本特开2011-171753号公报(专利文献1)、与其对应的美国专利第6535453号公报(专利文献2)、日本特开2003-297953号公报(专利文献3)、与其对应的美国专利第8238142号公报(专利文献4)或者日本特开2002-43441号公报(专利文献5)为关于多端口 SRAM的文献。在此公开了如下的SRAM布局等:将差动型双端口(Dual Port)或者具有二个分离型单端读取端口(Single Ended Read Port)的三端口(Triple Port)的SRAM电路、单元的中央部作为N型阱区域，在其两侧配置P型阱区域。日本特开2008-211077号公报(专利文献6)同样是关于多端口 SRAM的文献。在此公开了各种三端口的SRAM电路及与它们对应的单元布局。日本特开2011-35398号公报(专利文献7)或者与其对应的美国专利第8009463号公报(专利文献8)同样是关于多端口 SRAM的文献。在此作为双端口的SRAM的单元布局的例子，公开了在位(bit)线之间以与它们平行的方式分别配置接地线的例子。现有技术文献专利文献专利文献1:日本特开2011-171753号公报专利文献2:美国专利第6535453号公报专利文献3:日本特开2003-297953号公报专利文献4:美国专利第8238142号公报专利文献5:日本特开2002-43441号公报专利文献6:日本特开2008-211077号公报专利文献7:日本特开2011-35398号公报专利文献8:美国专利第8009463号公报
技术实现思路
例如，在处理图像信息等的芯片中，混载数字信号处理电路等的逻辑电路，并且混载多端口的SRAM。此时，例如若有三个端口，则将一个端口作为差动写入&读取端口，将两个端口作为单端读取专用端口。但是，在该结构中，虽然嵌入式SRAM的占有面积变小，但明确存在如下的问题:写入&读取端口限于一个，此外，单端读取无法期待差动读取这般的高速读取特性等。以下说明用于解决这样的课题的方案等，其他课题和新的特征通过本说明书的记载及附图变明确。若简单地说明在本申请中公开的实施方式中的代表性的方案的概要，则如下所述。S卩，本申请的一实施方式的概要是，在嵌入式SRAM的存储单元构造中，具有三个差动写入&读取端口(基于传输门-transmiss1n gate based)，在单元中央配置例如N讲区域，在其两侧配置P阱区域。专利技术效果简单地说明由本申请公开的实施方式中的具有代表性的方案得到的效果，如下所述。S卩，根据所述本申请的一实施方式，不用大幅度增加单元的占有面积，就能够确保多个高速写入&读取端口。【附图说明】图1是用于说明本申请的一实施方式的半导体集成电路器件中的半导体芯片的一例即存储器混载逻辑芯片的布局的概要的芯片俯视整体图。图2是用于说明图1的嵌入式SRAM区域EM和数字信号处理电路区域DSP的关系的一例的电路框图。图3是用于说明本申请的上述一实施方式的半导体集成电路器件中的嵌入式SRAM的基本的单元布局(全互补位线结构三端口 )的、图1的存储单元区域MC的示意电路图。图4是与图3对应的图1的存储单元区域MC的放大平面布局图(显示到第三层嵌入布线)。图5是与图4对应的图1的存储单元区域MC的放大平面布局图(显示到1_2层间支柱21)。图6是与图4对应的图1的存储单元区域MC的放大平面布局图(主要显示第二层嵌入布线M2及第三层嵌入布线M3)。图7是用于说明与本申请的上述一实施方式的半导体集成电路器件中的嵌入式SRAM的单元布局相关的变形例1(有源区域等宽型三端口)的、与图5对应的图1的存储单元区域MC的放大平面布局图(显示到1-2层间支柱21)。图8是与图7的X-X’截面对应的器件剖视图。图9是用于说明与本申请的上述一实施方式的半导体集成电路器件中的嵌入式SRAM的单元布局相关的变形例2 (A端口类N沟道型MISFET有源区域宽幅型三端口)的、与图7对应的图1的存储单元区域MC的放大平面布局图(显示到1-2层间支柱21)。图10是用于说明与本申请的上述一实施方式的半导体集成电路器件中的嵌入式SRAM的单元布局相关的变形例3 (A端口类高Vth (门限值)-B&C端口类低Vth型三端口 )的、与图5对应的图1的存储单元区域MC的放大平面布局图(显示到1-2层间支柱21)。图11是用于说明与本申请的上述一实施方式的半导体集成电路器件中的嵌入式SRAM的单元布局相关的变形例4 (低高度单元构造三端口)的、与图3对应的图1的存储单元区域MC(沿纵向即位线方向显示3个单元)的示意电路图。图12是图11的存储单元区域MCI及其周边的放大平面布局图(显示到第三层嵌入布线)。图13是与图12对应的图1的存储单元区域MC的放大平面布局图(显示到1_2层间支柱21)。图14是与图12对应的图1的存储单元区域MC的放大平面布局图(主要显示第二层嵌入布线M2及第三层嵌入布线M3)。图15是与图11对应的读取电路(也一并记述写入电路)的一例的示意电路图。图16是将图12的范围扩大到上方相邻的3个单元而示出的放大平面布局图(在此显示到第二层嵌入布线)。图17是与图16对应的放大平面布局图(主要显示第二层嵌入布线M2及第三层嵌入布线M3)。图18是用于说明与本申请的上述一实施方式的半导体集成电路器件中的嵌入式SRAM的单元布局相关的变形例5(部分单端位线结构四端口 )的、与图11对应的图1的存储单元区域MC (沿纵向即位线方向显示3个单元)的示意电路图。图19是图18的存储单元区域MCI及其周边的放大平面布局图(显示到第三层嵌入布线)。图20是与图19对应的图1的存储单元区域MC的放大平面布局图(显示到1_2层间支柱21)。图21是与图19对应的图1的存储单元区域MC的放大平面布局图(主要显示第二层嵌入布线M2及第三层嵌入布线M3)。图22是表示与图18对应的读取电路的一例的示意电路图(C端口类单端位线)。图23是表示与图18对应的读取电路的一例的示意电路图(D端口类单端位线)。图24是将图19的范围扩大到上方相邻的3个单元而示出的放大平面布局图(在此显示到第二层嵌入布线)。图25是与图24对应的放大平面布局图(显示到1_2层间支柱21)。图26是与图24对应的放大平面布局图(主要显示第二层嵌入布线M2及第三层嵌入布线M3)。图27是用于说明与本申请的上述一实施方式的半导体集成电路器件中的嵌入式SRAM的单元布局相关的变形例6 (第一层电源纵布线结构三端口)的、图1的存储单元区域MC的放大平面布局图(显示到1-2层间支柱21)。图28是与图27对应的图1的存储单元区域MC的放大平面布局图(主要显示第二层嵌入布线M2及第三层嵌入布线M3)。图29是用于说明与本申请的上述一实施方式的半导体集成电路器件中的嵌入式SRAM的单元布局相关的变形例7 (B&C端口类存取MISFET彼此上下翻转三端口本文档来自技高网...
【技术保护点】
一种半导体集成电路器件，其特征在于，包括：(a)具有第一主面的半导体衬底；(b)设置在所述半导体衬底的所述第一主面侧的嵌入式SRAM区域；(c)设置在所述SRAM区域内的存储单元配置区域；以及(d)在所述存储单元配置区域内设置成矩阵状的多个存储单元区域，这里，各存储单元区域在俯视时呈具有长边及短边的长方形形状，并包括：(d1)沿着所述长边设置在中央部的具有第一导电型的第一阱区域；(d2)沿着所述长边设置在所述第一阱区域的两侧的具有第二导电型的第二阱区域及第三阱区域；(d3)沿与所述长边正交的方向延伸并彼此成互补的对的第一位线及第二位线；(d4)沿与所述长边正交的方向延伸并彼此成互补的对的第三位线及第四位线；以及(d5)沿与所述长边正交的方向延伸并彼此成互补的对的第五位线及第六位线。
【技术特征摘要】
【国外来华专利技术】
【专利技术属性】
技术研发人员：新居浩二，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP
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