描述了包括基于嵌入式SONOS的非易失性存储器(NVM)和MOS晶体管的存储器单元以及形成存储器单元的方法。一般地，所述方法包括：在包括NVM区和多个MOS区的基底的所述NVM区中形成NVM晶体管的栅极堆叠；以及在所述NVM晶体管的所述栅极堆叠和所述多个MOS区的上面沉积高k电介质材料以同时形成包括在所述NVM晶体管的所述栅极堆叠中的所述高k电介质材料和在所述多个MOS区中的高k栅极电介质的阻挡电介质。在一个实施例中，第一金属层被沉积在高k电介质材料的上面以及被图案化以同时形成在所述NVM晶体管的所述栅极堆叠上面的金属栅极和在MOS区中的一个中的场效应晶体管的金属栅极。
【技术实现步骤摘要】
【国外来华专利技术】【专利说明】存储器晶体管到高K、金属栅极CMOS工艺流程中的集成相关申请的交叉引用本申请根据35 U.S.C.119(e)要求于2013年9月27日递交的美国临时专利申请序列号61/883，873的优先权的权益，其通过引用并入本文。
本公开一般地涉及半导体器件，并且更具体涉及包括基于嵌入式或一体形成的SONOS的非易失性存储器(NVM)晶体管和包括高k电介质和金属栅极的金属氧化物半导体(MOS)晶体管的存储器单元以及用于制造该存储器单元的方法。背景对于许多应用，诸如片上系统，期望的是基底基于金属氧化物半导体(MOS)场效应晶体管和非易失性存储器(NVM)晶体管在单个芯片或基底上集成逻辑器件和接口电路。这种集成会严重影响MOS晶体管和NVM晶体管的制造工艺。MOS晶体管通常是使用基准或基线互补金属氧化物半导体(CMOS)工艺流程来制造的，包含导体、半导体和电介质材料的形成和图案化。在这样的CMOS工艺流程中使用的这些材料的组合以及处理试剂的组合和浓度以及温度对于每个操作是严格控制的，以确保所得到的MOS晶体管将正常运行。非易失性存储器(NVM)器件包括非易失性存储器晶体管、基于硅-氧化物-氮化物-氧化物-半导体(SONOS)的晶体管，其包括电荷捕获栅极堆叠，在其中存储或捕获的电荷改变非易失性存储晶体管的阈值电压以将信息存储为逻辑I或O。电荷捕获栅极堆叠的形成涉及在两个介电或氧化物层之间夹着的氮化物或氧氮化物电荷捕获层的形成，其使用显著不同于基线CMOS工艺流程的材料和工艺制造，并且可以不利地影响MOS晶体管的制造或受到MOS晶体管的制造的不利影响。特别地，形成MOS晶体管的栅极氧化物或电介质可以通过改变电荷捕获层的厚度或组合物而显著降低先前形成的电荷捕获栅极堆叠的性能。在28nm以及大于28nm时，CMOS技术将切换成使用薄的高k电介质代替二氧化硅或氮氧化硅以及使用金属栅极而不是多晶硅。这些元素的工艺流程是与当前CMOS和NVM工艺流程显著不同的。此外，这种集成会严重影响基线CMOS工艺流程，并且通常需要相当数量的掩膜组和工艺步骤，这就增加了制造器件的费用，并可能降低工作器件的产量。附图简述本专利技术的实施例将从下面的详细描述中以及从下面提供的附图和所附权利要求中得到更充分的理解，其中:图1是不出了用于制造包括非易失性存储器(NVM)晶体管和包括尚k电介质和利用先栅极(gate first)方案的金属栅极的金属氧化物半导体(MOS)晶体管的存储器单元的方法的实施例的流程图；图2A-2N是示出了根据图1的方法的存储器单元的制造期间的存储器单元的一部分的横截面视图的框图；图3是示出了用于制造包括NVM晶体管和包括高k电介质和利用后栅极(gatelast)方案的金属栅极的MOS晶体管的存储器单元的另一方法的另一实施例的流程图；图4A-4I是示出了根据图3的方法的存储器单元的制造期间的存储器单元的一部分的横截面视图的框图；图5是不出了用于制造包括NVM晶体管和在捕获层中的尚k电介质的MOS晶体管的存储器单元的方法的又一实施例的流程图；图6A-6F是示出了根据图5的方法的存储器单元的制造期间的存储器单元的一部分的横截面视图的框图；图7是示出了用于制造包括NVM晶体管和在隧道电介质中的高k电介质的MOS晶体管的存储器单元的方法的又一实施例的流程图；以及图8A-8E是示出了根据图7的方法的存储器单元的制造期间存储器单元的一部分的横截面视图的框图。详细描述本文参照附图描述了将非易失性存储器(NVM)晶体管集成到包括具有高介电常数(高k)栅极电介质和金属栅极的金属-氧化物-半导体-场效应晶体管(MOSFET)的互补金属氧化物半导体(CMOS)制造工艺或工艺流程中以生产存储器单元的方法的实施例。然而，特定实施例可以不用这些具体细节中的一个或多个，或可以与其他已知的方法、材料以及装置结合来被实施。在下面的描述中，诸如具体的材料、尺寸和工艺参数等的许多具体细节被阐述以提供本专利技术的彻底理解。在其他实例中，公知的半导体设计和制造技术没有特别详细描述，以避免不必要地模糊本专利技术。整个说明书中对“实施例”的参考意味着结合该实施例描述的特定特征、结构、材料或特性被包括在本专利技术的至少一个实施例中。因此，在整个说明书的不同地方短语“在实施例中”的出现不一定都指本专利技术的相同实施例。此外，特定的特征、结构、材料或特性可以在一个或多个实施例中以任何合适的方式进行组合。如本文所用的术语“在……上面”、“在……下方”、“在……之间”和“在……上”是指一个层相对于其他层的相对位置。因此，例如，沉积或布置在另一层上面或下方的一个层可以直接地与其它层接触或可具有一个或多个中间层。此外，沉积或布置在层间的一个层可以直接地与这些层接触或可具有一个或多个中间层。相反，第二层“上”的第一层与该第二层接触。此外，一个层相对于其它层的相对位置被提供，假定相对于起始基底的操作沉积、修改以及删除膜，而不考虑基底的绝对定向。 NVM晶体管可以包括使用硅-氧化物-氮化物-氧化物-硅(SONOS)或金属-氧化物-氮化物-氧化物-硅(MONOS)技术实现的存储晶体管或器件。现在将参照图1和图2A至2N详细描述用于将NVM晶体管集成或嵌入到高k、金属栅极CMOS工艺流程中的方法的实施例。图1是示出了先栅极方法或工艺流程的实施例的流程图。图2A-2N是示出了根据图1的方法的存储器单元的制造期间，包括NVM晶体管和金属-氧化物-半导体(MOS)晶体管的存储器单元200的一部分的横截面视图的框图。参照图1和图2A，该工艺开始于在晶片或基底204中形成许多隔离结构202 (步骤102)。隔离结构202将正在形成的存储器单元从在基底204的相邻的区(未示出)中形成的存储器单元隔离和/或将正在该基底的NVM区208中形成的NVM晶体管206从正在多个相邻的MOS区212a-212c中形成的一个或多个MOS晶体管210a_210c隔离。隔离结构202包括诸如氧化物或氮化物的电介质材料，并且可以通过任何传统的技术来形成，该传统技术包括但不限于浅沟槽隔离(STI)或硅的局部氧化(LOCOS)。基底204可以是由适合于半导体器件制造的任何单晶或多晶材料组成的体晶片，或者可以包括形成在基底上的适合的材料的顶部外延层。适合的材料包括，但不限于，硅、锗、硅-锗或II1-V族化合物半导体材料。一般地，如在所示实施例中，衬垫氧化物214在NVM区208和MOS区212a_212c中的基底204的表面216的上面形成。衬垫氧化物214可以是具有从约10纳米(nm)至约20nm厚度的二氧化硅(S12),并可以通过热氧化过程或在原位蒸汽生成(ISSG)来增长。参照图1和图2B，掺杂剂然后通过衬垫氧化物214被注入到基底204，以同时形成在NVM区208和MOS区212a_c中的一个或多个势阱，并以形成用于将形成在MOS区中的MOS晶体管的沟道218(步骤104)。注入的掺杂剂可以是任何类型和浓度的，并且可以包括对形成用于NVM晶体管206和/或MOS晶体管210a_210c的势阱或深势阱以及形成用于MOS晶体管的沟道所必需的能量的任何能量被注入。在图2B中示出的特定的实施例中，合适的离子种类的掺杂剂被本文档来自技高网...
【技术保护点】
一种方法，包括：在基底的非易失性存储器(NVM)区中形成NVM晶体管的栅极堆叠，所述基底包括所述NVM区和多个金属氧化物半导体(MOS)区；以及在所述NVM晶体管的所述栅极堆叠和所述多个MOS区的上面沉积高k电介质材料以同时形成阻挡电介质，所述阻挡电介质包括在所述NVM晶体管的所述栅极堆叠中的高k电介质材料和在所述多个MOS区中的高k栅极电介质。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：克里希纳斯瓦米·库马尔，
申请(专利权)人：赛普拉斯半导体公司，
类型：发明
国别省市：美国;US
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