金属栅极结构的制作方法技术

本发明专利技术公开一种金属栅极结构的制作方法，包括首先提供基底，基底上设置有介电层，第一沟槽和第二沟槽设置介电层中，第一金属层和第二金属层分别填满第一沟槽和第二沟槽，其中该第一沟槽的宽度小于该第二沟槽的宽度。之后，形成掩模层，以完全覆盖第二沟槽。在掩模层的覆盖下，进行第一蚀刻制作工艺以去除部分第一金属层。最后进行第二蚀刻制作工艺，以同时去除部分第一金属层和部分第二金属层。

【技术实现步骤摘要】

本专利技术涉及一种，特别是涉及一种应用于具有不同栅极沟槽宽度的。
技术介绍
随着集成电路领域的快速发展，高效能、高积成度、低成本、轻薄短小已成为电子产品设计制造上所追寻的目标。对目前的半导体产业而言，为了符合上述目标，往往需要在同一芯片上，制造出多种功能的元件。换言之，在同一芯片上，同一层材料层的不同区块上，所形成的图案密度会有高低不同的情形。然而，以蚀刻作为图案化的方法时，往往会因为图案密度的差异而导致蚀刻速率的不平均，致使在密集区域和在宽疏区域的材料层被蚀刻的深度不一致，最后使得在密集区域的材料层高度较宽疏区域的材料层高，甚至在宽疏区域的材料层也会因为被过度蚀刻使得前层的材料层被曝露出来。如此一来，不但会影响元件整体的均一性，也会增加后续制作工艺的复杂度。
技术实现思路
本专利技术的目的在于提供一种，以解决上述缺失。为达上述目的，根据本专利技术的一实施例，提供一种，包括提供基底，基底上设置有介电层，第一沟槽和第二沟槽设置介电层中，第一金属层和第二金属层分别填满第一沟槽和第二沟槽，其中该第一沟槽的宽度小于该第二沟槽的宽度。之后，形成掩模层，以完全覆盖第二沟槽。在掩模层的覆盖下，进行第一蚀刻制作工艺以去除部分第一金属层。最后进行第二蚀刻制作工艺，以同时去除部分第一金属层和部分第二金属层。根据本专利技术的另一实施例，提供一种金属栅极结构。金属栅极结构包括基底、介电层、第一沟槽和第二沟槽、第一金属层和第二金属层以及盖层。介电层设置于基底之上。第一沟槽和一第二沟槽，均设置于介电层中，其中第一沟槽的宽度小于第二沟槽的宽度。第一金属层和第二金属层分别设置于第一沟槽和第二沟槽内，其中第一金属层的高度会小于或等于第二金属层的高度。盖层会分别设置于第一金属层的顶面和第二金属层的顶面上。【附图说明】图1至图11为本专利技术各实施例剖面示意图。主要元件符号说明10 基底14蚀刻停止层16 介电层18a第一沟槽18b第二沟槽20a第一栅极介电层20b第二栅极介电层22a第一栅极材料层22b第二栅极材料层24a第一金属层24b第二金属层26a第一金属栅极结构26b第二金属栅极结构 28a顶面28b顶面38盖层40介电薄膜42金属化合物44介电盖层100半导体装置半成品A第一区域B第二区域H1第一预定高度H2第二预定高度H3第三预定高度H4第四预定高度H5第五预定高度H6第六预定高度H7第七预定高度H8第八预定高度ΔΗ高度差P1第一蚀刻制作工艺P2第二蚀刻制作工艺 T1预定厚度T2预定厚度W1宽度W2宽度【具体实施方式】在下文中，将加以陈述本专利技术的半导体元件结构及其制作方法的【具体实施方式】，以使本
中具有通常技术者可据以实施本专利技术。该些【具体实施方式】可参考相对应的附图，使该些附图构成实施方式的一部分。虽然本专利技术的实施例公开如下，然而其并非用以限定本专利技术，任何熟悉此技术者，在不脱离本专利技术的精神和范畴内，可作些许的更动与润饰。图1至图11是根据本专利技术的优选实施例绘示的。图1是本专利技术实施例在制作工艺初始阶段半导体装置半成品的剖视图。在此制作工艺阶段，半导体装置半成品100至少包括一基底10、一设置在基底10上的介电层16、设置于介电层16内的一第一沟槽18a和一第二沟槽18b、设置于第一沟槽18a内的一第一金属层24a以及设置于第二沟槽18b内的一第二金属层24b。具体来说，基底10上会定义有一第一区域A和一第二区域B，例如分别是宽疏区域和密集区域，致使在后续制作工艺中两区域会分别具有低元件密度和高元件密度。其中，基底10可以一硅基底、一锗基底、一砷化镓基底、一硅锗基底、一硅覆绝缘基底或是其它适合的材料，此外，基底10可以为一鳍状结构或者一平面结构。第一沟槽18a和第二沟槽18b分别被设置于第一区域A和第二区域B，且第一沟槽18a的宽度W1会小于第二沟槽18b的宽度W2。优选来说，第一沟槽18a的宽度W1至少是第二沟槽18b的宽度W2的三分之一以下。需注意的是，在本说明书中全文所称的「沟槽宽度」是指与载流子通道长度平行的沟槽一侧边的长度，也可称作是指由栅极间隙壁(图未示)或由蚀刻停止层14环绕设置而形成的封闭区域短边长度在完成取代金属栅极(replacement metal gate, RMG)制作工艺之后，第一金属层24a以及第二金属层24b会分别填满第一沟槽18a和第二沟槽18b，使得第一金属层24a以及第二金属层24b的顶面28a、28b会分别切齐于介电层16的顶面，因此其顶面均位于一第一预定高度H1。第一金属层24a和第二金属层24b与基底10之间优选至少还包括一栅极介电层20a、20b，例如高介电常数介电层，以及一栅极材料层22a、22b，例如一功函数层，致使栅极介电层20a、20b、栅极材料层22a、22b以及金属层24a、24b可以依序设置于沟槽18a、18b内。此外，还可以设置阻障层及/或黏着层(图未示)于栅极介电层和栅极材料层间及/或栅极材料层和金属层间，以避免相邻层间的原子扩散或是增加相邻层间的黏着力。如上所述，本实施例的半导体装置半成品100是经由施行取代金属栅极(replacement metal gate, RMG)的高介电常数介电层后置(high-K last)制作工艺而得，因此位于第一沟槽18a和第二沟槽18b内的第一栅极介电层20a和第一栅极材料层22a以及第二栅极介电层20b和第二栅极材料层22b均会具有U字型的剖面外观。然而，根据其他制作工艺需求，半导体装置半成品100内的栅极介电层也可以具有不同的剖面外观。举例来说，对于由施行取代金属栅极的高介电常数介电层前置(high-K first)制作工艺而得半导体装置半成品，栅极介电层可以具有一字型的剖面外观。上述第一栅极介电层20a和第二栅极介电层20b的组成可以包括介电常数大约大于20的金属氧化物，其可以是稀土金属氧化物层或镧系金属氧化物层，例如:氧化給(hafnium oxide, Hf02)、娃酸給氧化合物(hafnium silicon oxide, HfSi04)、娃酸給氮氧化合物(hafnium silicon oxynitride, HfS1N)、氧化招(aluminum oxide, A1203)、氧化镧(lanthanum oxide, La203)、招酸镧(lanthanum aluminum oxide, LaAlO)、氧化组(tantalum oxide, Ta205)、氧化错(zirconium oxide, Zr02)、娃酸错氧化合物(zirconiumsilicon oxide, ZrSi04)、错酸給(hafnium zirconium oxide, HfZrO)、氧化镱(yttriumoxide, Yb203)、,思秘组氧化物(strontium bismuth tantalate, SrBi2Ta209, SBT)、错钛酸铅(lead zirconate titanate, PbZrxTi! x03, PZT)或钦酸钡银(barium strontiumtitanate, BaxSr! xTi03, BST)等或是其它适合的介电材料，但不以上述为限。第一栅极材料层22a和第二栅极材料层22b作为一功函数本文档来自技高网...

【技术保护点】
一种金属栅极结构的制作方法，包括：提供一基底，其上设置有一介电层，一第一沟槽设置于该介电层中，一第一金属层填满该第一沟槽，一第二沟槽设置于该介电层中，一第二金属层填满该第二沟槽，其中该第一沟槽的宽度小于该第二沟槽的宽度；形成一掩模层，完全覆盖住该第二沟槽；在该掩模层的覆盖下，进行一第一蚀刻制作工艺，以去除部分该第一金属层；以及在该第一蚀刻制作工艺之后，进行一第二蚀刻制作工艺，以同时去除部分该第一金属层和部分该第二金属层。

【技术特征摘要】

【专利技术属性】
技术研发人员：林静龄，黄志森，邹世芳，林建廷，陈意维，林世雄，陈俊隆，廖琨垣，张峰溢，周孝邦，吕佳霖，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾;71