本发明专利技术提供一种解码方法、存储器存储装置与存储器控制电路单元。此解码方法包括：发送读取指令序列，用以读取存储单元以取得多个第一验证比特；根据第一验证比特执行第一解码程序，并判断是否产生第一有效码字；若没有产生第一有效码字，发出另一个读取指令序列以取得多个第二验证比特；根据第二验证比特计算符合一特定条件的存储单元的总数；根据该总数取得一通道可靠性信息；以及根据此通道可靠性信息执行第二解码程序。藉此，可以增加解码的更正能力。
【技术实现步骤摘要】
本专利技术是有关于一种解码方法，且特别是有关于一种可复写式非易失性存储器模 块的解码方法、存储器存储装置与存储器控制电路单元。
技术介绍
数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存 储媒体的需求也急速增加。由于可复写式非易失性存储器模块（例如，快闪存储器）具有 数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内装于上述所举例的 各种可携式多媒体装置中。 -般来说，写入至可复写式非易失性存储器模块的数据都会根据一个错误更正码 来编码。从可复写式非易失性存储器模块中所读取的数据也会经过对应的解码程序。然而， 错误更正码的更正能力有其上限，并且可复写式非易失性存储器模块中数据发生错误的机 率会随着使用寿命一起改变。一般来说，若可复写式非易失性存储器模块中一个实体抹除 单元的抹除次数增加了，则数据发生错误的机率也会增加，可能会导致无法更正错误比特 的情形。因此，如何增加解码的更正能力，为此领域技术人员所关心的议题。
技术实现思路
本专利技术提供一种解码方法、存储器存储装置与存储器控制电路单元，可以增加解 码的更正能力。 本专利技术一范例实施例提出一种解码方法，用于可复写式非易失性存储器模块，其 中可复写式非易失性存储器模块包括多个第一存储单元。此解码方法包括：发送第一读取 指令序列，其中第一读取指令序列用以根据第一读取电压读取第一存储单元以取得多个第 一验证比特；根据第一验证比特执行一第一解码程序，并判断第一解码程序是否产生第一 有效码字；若第一解码程序没有产生第一有效码字，发出第二读取指令序列，其中第二读取 指令序列用以读取第一存储单元多次以取得多个第二验证比特；根据第二验证比特计算第 一存储单元符合一特定条件的总数；根据该总数取得第一通道可靠性信息；以及根据第一 通道可靠性信息执行一第二解码程序。 在一范例实施例中，上述的解码方法还包括：将第二验证比特输入一预设对数可 能性比值查找表以取得第二通道可靠性信息；以及根据第二通道可靠性信息执行第二解码 程序。 在一范例实施例中，上述根据第二验证比特计算第一存储单元符合特定条件的总 数的步骤包括：根据第二验证比特将每一个第一存储单元的一临界电压分类为多个区间的 其中之一；以及计算每一个区间所包含的第一存储单元的总数。 在一范例实施例中，上述的解码方法还包括：取得第一数据；对第一数据执行一 随机化程序以取得第二数据；以及发送一写入指令序列，其中写入指令序列用以将第二数 据写入至第一存储单元中。 在一范例实施例中，上述的解码方法还包括：根据所述总数取得一预设读取电压。 在一范例实施例中，上述的第二读取指令序列用以根据一第二读取电压来读取所 述第一存储单元多次以取得所述第二验证比特。 在一范例实施例中，上述的第二读取指令序列用以根据多个第二读取电压来读取 所述第一存储单元以取得所述第二验证比特。 本专利技术一范例实施例提出一种存储器存储装置，包括连接接口单元、可复写式非 易失性存储器模块与存储器控制电路单元。连接接口单元是用以电连接至主机系统。可复 写式非易失性存储器模块包括多个第一存储单元。存储器控制电路单元是电连接至连接接 口单元与可复写式非易失性存储器模块，用以发送第一读取指令序列。此第一读取指令序 列用以根据第一读取电压读取第一存储单元以取得多个第一验证比特。存储器控制电路 单元用以根据第一验证比特执行第一解码程序，并判断第一解码程序是否产生第一有效码 字。若第一解码程序没有产生第一有效码字，存储器控制电路单元用以发出第二读取指令 序列，其中第二读取指令序列用以读取第一存储单元多次以取得多个第二验证比特。存储 器控制电路单元还用以根据第二验证比特计算第一存储单元符合一特定条件的总数，根据 该总数取得第一通道可靠性信息，并且根据第一通道可靠性信息执行一第二解码程序。 在一范例实施例中，存储器控制电路单元还用以将第二验证比特输入预设对数可 能性比值查找表以取得第二通道可靠性信息，并且根据第二通道可靠性信息执行第二解码 程序。 在一范例实施例中，上述存储器控制电路单元根据第二验证比特计算第一存储单 元符合特定条件的总数的操作包括：存储器控制电路单元根据第二验证比特将每一个第一 存储单元的临界电压分类为多个区间的其中之一；存储器控制电路单元计算每一个区间所 包含的第一存储单元的总数。 在一范例实施例中，上述的存储器控制电路单元还用以取得第一数据，对第一数 据执行随机化程序以取得第二数据，并且发送一写入指令序列，其中写入指令序列用以将 第二数据写入至第一存储单元中。 在一范例实施例中，上述的存储器控制电路单元还用以根据所述总数取得一预设 读取电压。 本专利技术一范例实施例提出一种存储器控制电路单元，用于控制上述的可复写式非 易失性存储器模块。此存储器控制电路单元包括主机接口、存储器接口、存储器管理电路以 及错误检测与校正电路。主机接口是用以电连接至主机系统。存储器接口是用以电连接至 可复写式非易失性存储器模块。存储器管理电路是电连接至主机接口与存储器接口，用以 发送第一读取指令序列，其中第一读取指令序列用以根据第一读取电压读取第一存储单元 以取得多个第一验证比特。错误检测与校正电路是用以根据第一验证比特执行一第一解码 程序，并判断第一解码程序是否产生第一有效码字。若第一解码程序没有产生第一有效码 字，存储器管理电路用以发出第二读取指令序列，其中第二读取指令序列用以读取第一存 储单元多次以取得多个第二验证比特。存储器管理电路用以根据第二验证比特计算第一存 储单元符合特定条件的总数，并且根据该总数取得第一通道可靠性信息。错误检测与校正 电路还用以根据第一通道可靠性信息执行第二解码程序。 在一范例实施例中，记忆管理电路还用以将第二验证比特输入一预设对数可能性 比值查找表以取得第二通道可靠性信息，并且错误检测与校正电路用以根据第二通道可靠 性信息执行第二解码程序。 在一范例实施例中，上述存储器管理电路根据第二验证比特计算第一存储单元符 合特定条件的总数的操作包括：存储器管理电路根据第二验证比特将每一个第一存储单元 的一临界电压分类为多个区间的其中之一；以及存储器管理电路计算每一个区间所包含的 第一存储单元的总数。 在一范例实施例中，上述的存储器管理电路还用以取得第一数据，对第一数据执 行一随机化程序以取得第二数据，并且发送一写入指令序列，其中写入指令序列用以将第 二数据写入至第一存储单元中。 在一范例实施例中，上述的存储器管理电路还用以根据所述总数取得预设读取电 压。 基于上述，本专利技术范例实施例提出的解码方法、存储器存储装置与存储器控制电 路单元中，由于可以即时的取得通道可靠性信息，因此可以增加解码的更正能力。 为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详 细说明如下。【附图说明】 图1是根据一范例实施例所示出的主机系统与存储器存储装置的示意图； 图2是根据一范例实施例所示出的电脑、输入/输出装置与存储器存储装置的示 意图； 图3是根据一范例实施例所示出的主机系统与存储器存储装置的示意图； 图4是示出图1所示的存储器存储装置的概要方块图； 图5是根据一范例实施例所示出的可复写式非易失性存储器模块的概本文档来自技高网...
【技术保护点】
一种解码方法，用于一可复写式非易失性存储器模块，其特征在于，该可复写式非易失性存储器模块包括多个第一存储单元，该解码方法包括：发送一第一读取指令序列，其中该第一读取指令序列用以根据一第一读取电压读取该些第一存储单元以取得多个第一验证比特；根据该些第一验证比特执行一第一解码程序，并判断该第一解码程序是否产生一第一有效码字；若该第一解码程序没有产生该第一有效码字，发送一第二读取指令序列，其中该第二读取指令序列用以读取该些第一存储单元多次以取得多个第二验证比特；根据该些第二验证比特计算该些第一存储单元符合一特定条件的一总数；根据该总数取得一第一通道可靠性信息；以及根据该第一通道可靠性信息执行一第二解码程序。
【技术特征摘要】
【专利技术属性】
技术研发人员：林纬，严绍维，林玉祥，王天庆，赖国欣，林小东，
申请(专利权)人：群联电子股份有限公司，
类型：发明
国别省市：中国台湾;71
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。