一种半导体器件的制造方法技术

本发明专利技术提供一种半导体器件的制造方法，涉及半导体存储技术领域。本发明专利技术的半导体器件的制造方法，将形成双沟槽隔离结构的工艺集成在标准的CMOS工艺之中，简化了半导体器件的制造工艺；并且，通过先形成浅沟槽隔离后形成深沟槽隔离的工艺优化，降低了在形成浅沟槽隔离的过程中内核区域与外围区域之间的刻蚀负载效应，提高了半导体器件的良率。

【技术实现步骤摘要】

本专利技术涉及半导体存储
，具体而言涉及。
技术介绍
相变存储器（phase change memory, PCM)作为一种非易失存储器，由于其在读写 速度、读写次数、数据保持时间、单元面积、多值实现等诸多方面的优势，在半导体存储技术 领域中得到了广泛的应用。现有技术中的一种相变存储器的结构如图1所示，包括位于半 导体衬底100上的字线（word line) 1001、位线（bit line) 1002、选通二极管11和相变电 阻12。其中，在相变存储器中，通常还包括用于隔离选通二极管11的双沟槽隔离结构（dual trench isolated structure)。现有技术的主要挑战在于，如何在与标准CMOS工艺完全兼 容的情况下制备双沟槽隔离结构。 现有技术中的相变存储器的制造方法，主要包括如下步骤： 步骤E1:提供包括内核区域与外围区域的半导体衬底，在半导体衬底的内核区域 内形成重掺杂的埋入式字线。 示例性地，半导体衬底为P型衬底，字线为N+掺杂。 步骤E2 :在半导体衬底上形成外延层（epitaxial layer)。 步骤E3:在内核区域形成深沟槽隔离（DTI) 101，如图2A所示。 步骤E4:在内核区域和外围区域同时分别形成浅沟槽隔离（STI) 201，如图2B所 /_J、i〇 在上述的相变存储器的制造方法中，在刻蚀形成用于容置浅沟槽隔离的浅沟槽的 过程中，在内核区域与外围区域之间存在严重的有源区刻蚀负载效应（loading effect)， 艮P，形成的浅沟槽的深度不同。在刻蚀形成浅沟槽的过程中(有源区刻蚀)，可能在外围区域 的隔离区域产生子沟槽问题（Sub-trench issue),即，在浅沟槽之外额外形成沟槽。此外， 在内核区域的深沟槽隔离与浅沟槽隔离相交的区域很容易出现硅篱笆（Si fence)现象， 艮P，在浅沟槽内存在硅刻蚀不充分的问题。此外，由于深沟槽隔离201的深度比较大，单纯 通过高纵横比氧化物填充工艺往往无法形成满足要求的深沟槽隔离，现有技术中往往通过 在填充工艺后增加退火工艺来形成满足要求的深沟槽隔离，然而，高温退火工艺会影响字 线的性能并且会导致高的深沟槽隔离衬垫电流。 因此，为解决上述技术问题，本专利技术提出一种新的半导体器件的制造方法。
技术实现思路
针对现有技术的不足，本专利技术提供。 本专利技术实施例提供，所述方法包括： 步骤S101:提供包括内核区域与外围区域的半导体衬底，在所述内核区域内形成 埋入式字线； 步骤S102:在所述半导体衬底上形成外延层； 步骤S103:在所述内核区域和所述外围区域分别形成浅沟槽隔离，其中所述浅沟 槽隔离的底部不高于所述外延层的下表面； 步骤S104:在所述内核区域形成沿着与所述浅沟槽隔离延伸方向相垂直的方向 延伸的深沟槽隔离，其中所述深沟槽隔离的底部不高于所述字线的下表面。 可选地，在所述步骤S103中，所述浅沟槽隔离的深度为1000-5000A，和/或，所 述浅沟槽隔离的侧壁与所述半导体衬底的上表面的夹角大于85°c。 可选地，所述步骤S103包括： 步骤S1031:在所述外延层上形成第一硬掩膜层，利用所述第一硬掩膜层进行刻 蚀，以在所述内核区域与所述外围区域分别形成用于容置浅沟槽隔离的浅沟槽； 步骤S1032 :在所述浅沟槽内形成覆盖所述浅沟槽的底部以及侧壁的浅沟槽隔离 衬垫层； 步骤S1033:在所述浅沟槽内形成位于所述浅沟槽隔离衬垫层之上的浅沟槽隔 离。 可选地，所述第一硬掩膜层的材料为氮化硅；并且，在所述步骤S1031中，在形成 所述第一硬掩膜层的步骤之前还包括形成位于所述外延层之上的缓冲层的步骤。 其中，所述缓冲层的材料包括氧化物。 可选地，所述步骤S1033包括： 利用高纵横比填充工艺在所述浅沟槽内填充氧化物； 对所述氧化物进行退火处理； 通过化学机械抛光工艺去除过量的氧化物以形成所述浅沟槽隔离。 可选地，所述退火处理的温度大于1000°C，工艺时间为10-60分钟。 可选地，在所述步骤S104中，所述深沟槽隔离包括位于下部的非掺杂的多晶硅和 位于上部的氧化物。 可选地，所述步骤S104包括： 步骤S1041:在所述半导体衬底上形成第二硬掩膜层，利用所述第二硬掩膜层进 行刻蚀，以在所述内核区域形成用于容置深沟槽隔离的深沟槽； 步骤S1042:在所述深沟槽内形成覆盖所述深沟槽的底部以及侧壁的深沟槽隔离 衬垫层； 步骤S1043:在所述深沟槽内形成位于所述深沟槽的下部分的深沟槽隔离的第一 部分； 步骤S1044:在所述深沟槽内形成位于所述深沟槽隔离的第一部分之上的深沟槽 隔离的第二部分，其中，所述深沟槽隔离的第一部分与所述深沟槽隔离的第二部分构成所 述深沟槽隔离。 可选地，在所述步骤S1041中，所述第二硬掩膜层包括自下而上层叠的离子体增 强氧化物层、非晶碳层和介电抗反射层。 可选地，在所述步骤S1042中，形成所述深沟槽隔离衬垫层的方法包括快速热氧 化法和炉管工艺；和/或，所述深沟槽隔离衬垫层的厚度为20-100人。 可选地，所述步骤S1043包括： 在所述深沟槽内填充非掺杂的多晶硅； 通过刻蚀去除所述非掺杂的多晶硅位于所述深沟槽的上部以及所述深沟槽之外 的部分，以形成所述深沟槽隔离的第一部分。 可选地，所述步骤S1044包括： 通过高纵横比工艺在所述深沟槽的上部填充氧化物； 通过化学机械抛光工艺去除过量的氧化物，以形成所述深沟槽隔离的第二部分。 可选地，在所述步骤S101中，形成所述字线的方法为离子注入，其中，所述离子注 入采用的掺杂物包括As、P、Sb、B和BF2中的至少一种，离子注入的能量为10-80KeV。 可选地，在所述步骤S102中，形成所述外延层的方法为外延生长法，其中，在外延 生长工艺中采用的气体包括DCS和SiH4中的至少一种，工艺温度为600-1150°C。 可选地，在所述步骤S102中，所述外延层的厚度为1000-8000A。 其中，在所述步骤S103中，所述浅沟槽隔离的厚度不小于所述外延层的厚度。 本专利技术的半导体器件的制造方法，将形成双沟槽隔离结构的工艺集成在标准的 CMOS工艺之中，简化了半导体器件的制造工艺；并且，通过先形成浅沟槽隔离后形成深沟 槽隔离的工艺优化，降低了在形成浅沟槽隔离的过程中内核区域与外围区域之间的刻蚀负 载效应，提_ 了半导体器件的良率。【附图说明】 本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本发 明的实施例及其描述，用来解释本专利技术的原理。 附图中： 图1为现有技术中的相变存储器的结构示意图； 图2A至图2B为现有技术中的相变存储器的制造方法的相关步骤形成的结构的俯 视图； 图3A至图3B为本专利技术实施例的半导体器件的制造方法的相关步骤形成的结构的 俯视图； 图4A至图4J为本专利技术实施例的半导体器件的制造方法的相关步骤形成的结构的 剖视图； 图5为本专利技术实施例的半导体器件的制造方法的一种示意性流程图。【具体实施方式】 在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然 而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以 实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，其特征在于，所述方法包括：步骤S101：提供包括内核区域与外围区域的半导体衬底，在所述内核区域内形成埋入式字线；步骤S102：在所述半导体衬底上形成外延层；步骤S103：在所述内核区域和所述外围区域分别形成浅沟槽隔离，其中所述浅沟槽隔离的底部不高于所述外延层的下表面；步骤S104：在所述内核区域形成沿着与所述浅沟槽隔离延伸方向相垂直的方向延伸的深沟槽隔离，其中所述深沟槽隔离的底部不高于所述字线的下表面。

【技术特征摘要】

【专利技术属性】
技术研发人员：张超，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31