半导体元件及其制造方法以及半导体层的结构技术

本发明专利技术提供一种半导体元件及其制造方法以及半导体层的结构。半导体元件的制造方法包括以下步骤。先于鳍状结构的侧壁形成间隙壁，再除去部分的鳍状结构而形成凹洞，所述凹洞暴露出间隙壁的内侧壁的至少一部分。接著基于剩余的鳍状结构进行外延制作工艺，以形成半导体层。所述半导体层具有铲状截面，所述铲状截面包括：位于所述凹洞中的柄部，以及与所述柄部连续的铲面部。本发明专利技术并提供一种半导体元件，其包括：上述间隙壁、上述剩余的鳍状结构，以及上述半导体层。

【技术实现步骤摘要】

本专利技术涉及一种半导体制作工艺及其制品，且特别是涉及一种半导体元件的制造 方法，W及由此制造方法制造的半导体元件及半导体层的结构。
技术介绍
錯状场效晶体管（FinFET)基本上包括半导体錯状物、跨越錯状物而形成H重栅 极（tri-gate)结构的栅极，W及在栅极下的部分錯状物的两侧的源极和漏极。在用于制造 錯状场效晶体管的应变娃制作工艺中，在栅极形成后，会将不在栅极下的錯状物部分去除， 再基于剩余的錯状物成长出晶格参数异于錯状物的材料的半导体化合物，作为源极和漏 极。 由于錯状物结构通常突出于隔离层上，剩余的錯状物的顶部会靠近隔离层，使得 半导体化合物层容易沾连隔离层，而变得不对称。 再者，当半导体层的材料包括娃磯，即外延制作工艺沉积的是娃磯时，会因为外 延制作工艺中磯与氯的竞争而产生许多<111〉方向的差排，因此而会产生组件劣化、漏极 感应势垒降低值rain-inducedBarrierLowering,DIBL)、自对准接触窗（Self-Ali即ed Contact,SAC)等方面的问题。
技术实现思路
本专利技术的目的在于提供一种半导体元件制造方法，其可解决上述不对称及差排等 问题。 本专利技术再一目的在于提供一种半导体元件，其是W本专利技术的制造方法制得。 本专利技术又一目的在于提供一种半导体层的结构，其也是W本专利技术的制造方法制 得。 为达上述目的，本专利技术的半导体元件的制造方法包括W下步骤。先于錯状结构的 侧壁形成间隙壁，再除去部分的錯状结构而形成凹洞，所述凹洞暴露出间隙壁的内侧壁的 至少一部分。接着基于剩余的錯状结构进行外延制作工艺，W形成半导体层。所述半导体 层具有伊状截面，所述伊状截面包括：位于所述凹洞中的柄部，W及与所述柄部连续的伊面 部。 根据本专利技术一实施例，所述外延制作工艺的反应气体包括娃源气体。所述反应气 体也可能还包括磯源气体或错源气体。另外，所述外延制作工艺的温度例如高于50(TC。所 述外延制作工艺的压力例如大于lOtorr。 根据本专利技术一实施例，所述间隙壁的高度例如大于80A。 根据本专利技术一实施例，所述半导体层的材料包括娃、娃磯或娃错。 根据本专利技术一实施例，所述间隙壁的材料包括氮化娃。 本专利技术的半导体元件包括；錯状结构、间隙壁及半导体层。所述间隙壁在所述錯状 结构的两侧，且与所述錯状结构形成一凹洞。所述半导体层在所述錯状结构上，且具有伊状 截面，所述伊状截面包括：位于所述凹洞中且与錯状结构相连的柄部，w及与柄部连续的伊 面部。 根据本专利技术一实施例，所述半导体层的高度在250~450A范围内。 根据本专利技术一实施例，所述柄部与伊面部的高度比在0. 1~1范围内。 根据本专利技术一实施例，伊面部具有朝上的上侧壁，W及与所述上侧壁相连且朝下 的下侧壁，所述下侧壁与上侧壁的长度比大于0. 3:1。 根据本专利技术一实施例，所述伊面部在所述间隙壁的顶部处有一转折角，所述转折 角在25~180度的范围内。所述伊面部例如是覆盖所述间隙壁的外侧壁的一部分。 根据本专利技术一实施例，所述半导体层的材料包括娃、娃磯或娃错。 本专利技术的半导体层的结构如上所述，且所述柄部与伊面部共同形成黑桃状。此结 构的一些实施例也如上所述。 在本专利技术的半导体元件的制造方法中，由于錯状结构及外延成长可被间隙壁间隔 而远离隔离层，所W长的半导体化合物层不易沾连隔离层，而变得较为对称。 再者，当半导体层的材料包括娃磯，即外延制作工艺沉积的是娃磯时，由于外延制 作工艺初期（110)和（111)面的成长会被间隙壁阻挡，所W<111〉方向的差排不易产生，因 此而可减轻组件劣化、DIBL、SAC等的问题。 为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详 细说明如下。【附图说明】 图1、2、3、4A/4B为根据本专利技术一实施例的半导体元件的制造方法的斜视（图1、2) 或A-A'剖面（图3、4A/4B)示意图，其中图4A/4B绘出所制得的半导体元件的半导体层的 伊面部覆盖/不覆盖间隙壁的情形。 图5为图4A/4B的部分放大图。其中，附图标记说明如下： 10a、10b;錯状结构[002引 12;隔离层 [002引 14;栅极介电层 16 ;栅极[003。 18;盖层[00础 20;间隙材料层[003引 20a、20b;间隙壁 21 ;凹洞[00对 22 ;半导体层 22a;半导体层的伊面部 22b;半导体层的柄部【具体实施方式】[003引 W下将W实施例及附图进一步说明本专利技术，但其并不用W限定本专利技术。例如，虽然 W下实施例中錯状半导体结构与隔离层下的半导体衬底相连，但本专利技术的其他实施例中， 也可能在隔离层下没有半导体衬底与錯状半导体结构相连，例如在錯状结构是由绝缘层上 有娃（SOI)衬底定义而得的情况下。 图1、2、3及4A/4B为根据本专利技术一实施例的半导体组件的制造方法的斜视（图1、 2)或A-A'剖面（图3、4A/4B)示意图，其中图4A/4B绘出了所制得的半导体组件的结构。 请参照图1，首先提供半导体衬底10,例如是单晶娃衬底或外延娃衬底，再将其表 层定义成錯状结构10a。接着于凹下的衬底10上形成隔离层12,而包夹錯状结构10a的下 部，此隔离层12例如是浅沟槽隔离层（STI)。接着于錯状结构10a的表面上形成栅极介电 层14,其材料例如是氧化娃，再形成栅极导体层16,其隔着栅极介电层14而跨越錯状结构 10a。栅极导体层16上通常有盖层18,其与栅极导体层16是由相同罩幕层所定义。栅极 导体层16的材料例如是复晶娃。盖层18的材料例如是氮化娃。 接下来，于W上所得结构上形成大致共形（con化rmal)的间隙材料层20,其材料 例如是氮化娃。 请参照图2,接着非等向性蚀刻间隙材料层20,而于栅极导体层16的侧壁形成第 一间隙壁20a，同时于錯状结构10a的侧壁形成第二间隙壁20b。考虑到錯状结构10a突出 隔离层12的高度的所需值及间隙壁2化的所需高度，錯状结构10a的侧壁可能会有部分暴 露于间隙壁2化之外。间隙壁20b的高度大致上决定了后续外延制作工艺所形成的半导体 层的伊状截面的伊面部的位置，较佳是大于80A。 请参照对应图2的A-A'剖面当前第1页1 2 本文档来自技高网...

【技术保护点】
一种半导体元件的制造方法，其特征在于包括：于鳍状结构的侧壁形成间隙壁；除去部分的所述鳍状结构而形成凹洞，所述凹洞暴露出所述间隙壁的内侧壁的至少一部分；以及基于剩余的所述鳍状结构进行外延制作工艺，以形成半导体层，所述半导体层具有铲状截面，所述铲状截面包括：位于所述凹洞中的柄部，以及与所述柄部连续的铲面部。

【技术特征摘要】

【专利技术属性】
技术研发人员：廖晋毅，刘升旭，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾;71