本发明专利技术提供了一种半导体器件的制造方法和一种半导体器件，其中，所述半导体器件的制造方法，包括：在形成有第一阱区和第二阱区的衬底结构上，分别通过所述第一阱区和所述第二阱区上的多晶硅窗口注入掺杂离子，以形成所述半导体器件的N-区和P-区；在形成有所述N-区和所述P-区的衬底结构表面生长氧化层；透过所述氧化层向所述N-区注入第一掺杂离子，以形成所述半导体器件的N+区，以及透过所述氧化层向所述P-区注入第二掺杂离子，以形成所述半导体器件的P+区。通过本发明专利技术的技术方案，可以在注入掺杂离子时，对离子的能量进行削弱，降低了注入离子时对衬底造成的损伤。
【技术实现步骤摘要】
本专利技术涉及半导体
，具体而言，涉及一种半导体器件的制造方法和一种半导体器件。
技术介绍
随着半导体工业成为新兴工业的主流，集成电路已发展成为单一晶粒可以容纳数千万个电晶体的超大型集成电路，而CMOS (Complementary Metal Oxide Semiconductor,互补金属氧化物半导体)器件因其功耗低、集成度高、噪声低、抗辐射能力强等优点成为超大型集成电路中的主要工艺。在CMOS器件的制作工艺中，需要向衬底中注入等离子体，但是等离子直接接触衬底或金属将等离子体传导到衬底上都会导致衬底表面损伤，在损伤严重时，会导致CMOS器件的参数异常而无法使用。相关技术中制造CMOS器件的流程如图1A至图1G所示，如图1A所示，在第一阱区和第二阱区上刻蚀形成多晶硅窗口 102;如图1B所示，向第一阱区的多晶硅窗口区域注入掺杂离子形成N-区104 ;如图1C所示，向第二阱区的多晶硅窗口区域注入掺杂离子形成P-区106 ;如图1D所示，在衬底表面生长氧化层108 ;如图1E所示，对氧化层108进行刻蚀；如图1F所示，通过第一阱区的多晶硅窗口注入N+离子，形成N+区110 ;如图1G所示，通过第二阱区的多晶硅窗口注入P+离子，形成P+区112。可见，相关技术中在注入N+离子和P+离子时，离子直接接触衬底表面，若离子能量较大，会对衬底造成损伤。因此，如何在注入等离子体时，降低对衬底造成的损伤成为亟待解决的技术问题。
技术实现思路
本专利技术正是基于上述问题，提出了一种新的半导体器件的制造方案，可以在注入掺杂离子时，对离子的能量进行削弱，降低了注入离子时对衬底造成的损伤。有鉴于此，本专利技术提出了一种半导体器件的制造方法，包括:在形成有第一阱区和第二阱区的衬底结构上，分别通过所述第一阱区和所述第二阱区上的多晶硅窗口注入掺杂离子，以形成所述半导体器件的N-区和P-区；在形成有所述N-区和所述P-区的衬底结构表面生长氧化层；透过所述氧化层向所述N-区注入第一掺杂离子，以形成所述半导体器件的N+区，以及透过所述氧化层向所述P-区注入第二掺杂离子，以形成所述半导体器件的P+区。在该技术方案中，若直接向N-区注入第一掺杂离子，向P-区注入第二掺杂离子，会由于注入离子时的能量过大而对衬底结构造成损伤，严重时，会造成半导体器件无法使用，而透过氧化层向N-区和P-区注入掺杂离子时，氧化层会对离子的能量进行削弱，从而降低了注入离子时对衬底结构造成的损伤，避免离子能量过大，进入衬底结构过深而对衬底结构造成严重的损伤。同时，由于相关技术中的制造工艺是在生长氧化层并对氧化层进行刻蚀之后才注入掺杂离子，本申请中无需对氧化层进行刻蚀，缩短了半导体器件的制作工艺，提高了半导体器件的制造效率。在上述技术方案中，优选地，所述氧化层的厚度为1000埃至5000埃。在上述技术方案中，优选地，所述透过所述氧化层向所述N-区注入第一掺杂离子的步骤具体为:在所述第二阱区上方的氧化层表面涂覆光刻胶；透过所述氧化层向形成有所述N-区和所述P-区的衬底结构注入所述第一掺杂离子。在该技术方案中，通过在向N-区注入第一掺杂离子之前，在第二阱区上方的氧化层涂覆光刻胶，可以避免第一掺杂离子被注入P-区而影响半导体器件的性能。在上述技术方案中，优选地，所述透过所述氧化层向所述P-区注入第二掺杂离子的步骤具体为:在所述第一阱区上方的氧化层表面涂覆光刻胶；透过所述氧化层向形成有所述N-区和所述P-区的衬底结构注入所述第二掺杂离子。在该技术方案中，通过在向P-区注入第二掺杂离子之前，在第一阱区上方的氧化层涂覆光刻胶，可以避免第二掺杂离子被注入N-区而影响半导体器件的性能。在上述技术方案中，优选地，还包括:在形成有所述第一阱区和所述第二阱区的衬底表面依次生长二氧化硅层、栅氧化层、多晶硅层和钨硅层；刻蚀掉所述多晶硅窗口区域的所述钨硅层、所述多晶硅层和所述栅氧化层，以得到所述衬底结构。在上述技术方案中，优选地，所述刻蚀为干法刻蚀和/或湿法刻蚀。在上述技术方案中，优选地，所述衬底为单晶硅。在上述技术方案中，优选地，所述第一掺杂离子为磷离子和/或砷离子，所述第二掺杂离子为硼离子。在上述技术方案中，优选地，所述第一阱区为P阱区，所述第二阱区为N阱区。根据本专利技术的另一方面，还提出了一种半导体器件，所述半导体器件采用上述任一项技术方案中所述的半导体器件的制造方法制造而成。在该技术方案中，通过在制造半导体器件时，透过氧化层向N-区和P-区注入掺杂离子，使得氧化层对离子的能量进行削弱，从而降低了注入离子时对衬底结构造成的损伤，避免离子能量过大，进入衬底结构过深而对衬底结构造成严重的损伤。通过以上技术方案，可以在注入掺杂离子时，对离子的能量进行削弱，降低了注入离子时对衬底造成的损伤。【附图说明】图1A至图1G示出了相关技术中半导体器件的制造工艺；图2示出了根据本专利技术的实施例的半导体器件的制造方法的示意流程图；图3A至图3F示出了示出了根据本专利技术的实施例的半导体器件的制造工艺。【具体实施方式】为了能够更清楚地理解本专利技术的上述目的、特征和优点，下面结合附图和【具体实施方式】对本专利技术进行进一步的详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是，本专利技术还可以采用其他不同于在此描述的其他方式来实施，因此，本专利技术的保护范围并不受下面公开的具体实施例的限制。图2示出了根据本专利技术的实施例的半导体器件的制造方法的示意流程图。如图2所示，根据本专利技术的实施例的半导体器件的制造方法，包括:步骤202，在形成有第一阱区和第二阱区的衬底结构上，分别通过所述第一阱区和所述第二阱区上的多晶硅窗口注入掺杂离子，以形成所述半导体器件的N-区和P-区；步骤204，在形成有所述N-区和所述P-区的衬底结构表面生长氧化层；步骤206，透过所述氧化层向所述N-区注入第一掺杂离子，以形成所述半导体器件的N+区，以及透过所述氧化层向所述P-区注入第二掺杂离子，以形成所述半导体器件的P+区。在该技术方案中，若直接向N-区注入第一掺杂离子，向P-区注入第二掺杂离子，会由于注入离子时的能量过大而对衬底结构造成损伤，严重时，会造成半导体器件无法使用，而透过氧化层向N-区和P-区注入掺杂离子时，氧化层会对离子的能量进行削弱，从而降低了注入离子时对衬底结构造成的损伤，避免离子能量过大，进入衬底结构过深而对衬底结构造成严重的损伤。同时当前第1页1 2 本文档来自技高网...
【技术保护点】
一种半导体器件的制造方法，其特征在于，包括：在形成有第一阱区和第二阱区的衬底结构上，分别通过所述第一阱区和所述第二阱区上的多晶硅窗口注入掺杂离子，以形成所述半导体器件的N‑区和P‑区；在形成有所述N‑区和所述P‑区的衬底结构表面生长氧化层；透过所述氧化层向所述N‑区注入第一掺杂离子，以形成所述半导体器件的N+区，以及透过所述氧化层向所述P‑区注入第二掺杂离子，以形成所述半导体器件的P+区。
【技术特征摘要】
【专利技术属性】
技术研发人员：崔金洪，
申请(专利权)人：北大方正集团有限公司，深圳方正微电子有限公司，
类型：发明
国别省市：北京;11
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