半导体结构及其制作方法技术

本发明专利技术提供一半导体结构，包含一基底，至少一鳍状结构群组以及多个次鳍状结构位于该基底上，其中该鳍状结构群组位于两个次鳍状结构之间，且各次鳍状结构的一顶面比该鳍状结构群组的一顶面低，以及一浅沟隔离位于该基底中，各该次鳍状结构被该浅沟隔离完全覆盖。

【技术实现步骤摘要】

本专利技术是有关一半导体结构以及其制作方法，尤其是一种具有可保护主要鳍状结构免受伤害的次鳍状结构的半导体结构。
技术介绍
随着半导体元件尺寸的缩小，维持小尺寸半导体元件的效能是目前业界的主要目标。为了提高半导体元件的效能，目前已逐渐发展出各种多栅极场效晶体管元件(mult1-gate M0SFET)。多栅极场效晶体管元件包含以下几项优点。首先，多栅极场效晶体管元件的制作工艺能与传统的逻辑元件制作工艺整合，因此具有相当的制作工艺相容性；其次，由于立体结构增加了栅极与基底的接触面积，因此可增加栅极对于通道区域电荷的控制，从而降低小尺寸元件带来的漏极引发的能带降低(Drain Induced BarrierLowering, DIBL)效应以及短通道效应(short channel effect);此外，由于同样长度的栅极具有更大的通道宽度，因此亦可增加源极与漏极间的电流量。更进一步而言，多栅极场效晶体管元件为将栅极形成于鳍状结构上，而鳍状结构则形成于基底上。鳍状结构一般为蚀刻基底所形成的互相平行的条状结构，在尺寸微缩的要求下，各鳍状结构的宽度渐窄且各鳍状结构之间的间距缩小，并且在各种制作工艺参数限制以及物理极限的考量下，如何能形成符合尺寸微缩要求的鳍状结构已为现今半导体产业之一大课题。
技术实现思路
为解决上述问题，本专利技术提供一半导体结构，包含一基底，至少一鳍状结构群组以及多个次鳍状结构位于该基底上，其中该鳍状结构群组位于两个次鳍状结构之间，且各次鳍状结构的一顶面比该鳍状结构群组的一顶面低，以及一浅沟隔离位于该基底中，各该次鳍状结构被该浅沟隔离完全覆盖。本专利技术还提供一半导体结构的制作方法，至少包含以下步骤:首先，提供一基底，具有多个虚置鳍状结构位于该基底上，多个图案化掩模层位于该些虚置鳍状结构上，之后，移除部分位于该些虚置鳍状结构上的该图案化掩模层，接着进行一蚀刻步骤，以形成至少一鳍状结构群组以及多个次鳍状结构于该基底上，其中该次鳍状结构的一顶面比该鳍状结构群组的一顶面更低，最后，形成一浅沟隔离于该基底中，且各该次鳍状结构被该浅沟隔离完全覆盖本专利技术提供一种半导体结构以及其制作方法。在此半导体结构中，除了包含有鳍状结构群组位于基底上之外，本专利技术的半导体结构还包含有多个次鳍状结构位于该鳍状结构群组的两侧。该些次鳍状结构可保护鳍状结构群组免受到蚀刻制作工艺等破坏。在破坏情形被降低之下，半导体结构的品质与产能都能达到有效提升。【附图说明】图1-11绘示本专利技术第一较佳实施例的半导体结构制作过程。图12A绘示图11的半导体结构的部分上视图。图12B绘示图11的半导体结构的部分上视图的另一实施例。主要元件符号说明10 基底12掩模层12’掩模层12A掩模层12B掩模层12C掩模层14牺牲图案16侧壁子18虚置鳍状结构18A虚置鳍状结构18B虚置鳍状结构20图案化光致抗蚀剂层22鳍状结构群组22A 顶面23主要鳍状结构23A 顶面24次鳍状结构24A 顶面26绝缘层26A 顶面28衬垫层X 高度【具体实施方式】为使熟悉本专利技术所属
的一般技术者能更进一步了解本专利技术，下文特列举本专利技术的较佳实施例，并配合所附图式，详细说明本专利技术的构成内容及所欲达成的功效。为了方便说明，本专利技术的各图式仅为示意以更容易了解本专利技术，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人都应能理解其是指物件的相对位置而言，因此皆可以翻转而呈现相同的构件，此皆应同属本说明书所揭露的范围，在此容先叙明。图1-11绘示本专利技术第一较佳实施例的半导体结构制作过程。如图1?3所示，形成多个侧壁子16于一基底10上。更详细说明，如图1所示，提供一目标层，例如为一基底10。基底10可以包含半导体基底例如为硅基底、一含硅基底、一三五族覆硅基底(例如GaN-on-silicon)、一石墨烯覆娃基底(graphene-on-silicon)或一娃覆绝缘(silicon-on-1nsulator, SOI)基底等半导体基底。一掩模层12形成于基底10上,其中掩模层12可能为单层结构或是多层结构，掩模层12的材质可能包含有氮化硅或是氧化硅，但不限于此。在本实施例中，掩模层12是一个三层结构，包含一位于底层并由氧化硅组成的掩模层12A 位于中层并由氮化硅组成的掩模层12B ;以及一位于上层并由氧化硅组成的掩模层12C，但是并不限于此。接着，形成多个牺牲层图案14于该基底10上。在本实施例中，形成牺牲层图案14的制作工艺可与普遍应用的栅极制作工艺整合，例如可进行一传统栅极制作工艺，以形成多个牺牲栅极作为牺牲图案14于基底10上，但本专利技术不以此为限。因此，在一实施例中牺牲图案14为多晶硅栅极，但其材质非限于此，视实际所需而定。之后，如图2所示，形成多个侧壁子16于基底10上，并位于各牺牲层图案14旁。更进一步说明，将一牺牲材料(图未示)共形地覆盖于各牺牲层图案14以及基底10上，然后蚀刻此牺牲材料，以形成侧壁子16。本步骤可与普遍应用的栅极制作工艺整合。侧壁子16可例如为一氮化硅间隙壁，但本专利技术不以此为限。侧壁子16可能与牺牲图案14之间具有蚀刻选择比，此外，侧壁子16也不限于单层结构，其有可能为多层结构。如图3所示，将各牺牲层图案14移除，因此仅剩下侧壁子16于基底10上，且原先位于各牺牲层图案14正下方的部分基底10则被曝露出来。如图4所示，进行一图案转移制作工艺，将侧壁子16的图案转移至掩模层12上，并将掩模层12转换为多个图案化掩模层12’。举例说明，通过侧壁子16作为掩模，进行一蚀刻步骤(图未示)以移除部分的掩模层12，因此形成多个图案化掩模层12’于基底10上。一般来说，上述利用侧壁子作为掩模以进行图案转移制作工艺的方法，称为“侧壁图案转移制作工艺(sidewall image transfer, SIT) ”。其中该蚀刻步骤可能包含干蚀刻或是湿蚀刻，或是干蚀刻与湿蚀刻的组合等。在本实施例中，由于掩模层12是一个三层结构，因此各图案化掩模层12’也可能是一氮化硅层与两氧化硅层组合的三层结构，但并不限于此。在其他实施例中，侧壁子16以及部分的图案化掩模层12’可能在侧壁图案转移制作工艺的蚀刻过程中被消耗，因此之后形成的各图案化掩模层12’可能为单层结构或是多层结构。接下来，如图5所示，进行一蚀刻步骤，以移除部分未被掩模层12’所覆盖的基底10，并且于基底10中，形成多个虚置鳍状结构18。本专利技术中由于各虚置鳍状结构18是通过蚀刻基底10而产生，因此各虚置鳍状结构18的材质与基底10相同。此外，各掩模层12’可能仍存在于各虚置鳍状结构18上，然而在本实施例中，部分的掩模层12’在蚀刻过程中被消耗，而仅有部分的掩模层12’留在各虚置鳍状结构18上，但本专利技术并不限于此，在此各图案化掩模层12’可能为单层结构或是多层结构。如图6所示，形成一图案化光致抗蚀剂层20于基底10上，覆盖部分的掩模层12’以及部分的虚置鳍状结构18。在此步骤中，各虚置鳍状结构18可被区分为两种不同群组:分别是被图案化光致抗蚀剂层20覆盖的虚置鳍状结构18A，以及未被图案化光致抗蚀剂层20覆盖的虚置鳍状结构18B。在本专利技术中，各被图案化光致抗蚀剂本文档来自技高网...

【技术保护点】
一半导体结构，包含；一基底；至少一鳍状结构群组以及多个次鳍状结构，位于该基底上，其中该鳍状结构群组位于两个次鳍状结构之间，且各次鳍状结构的一顶面比该鳍状结构群组的一顶面低；以及浅沟隔离，位于该基底中，该浅沟隔离由一绝缘层组成，各该次鳍状结构被该浅沟隔离完全覆盖。

【技术特征摘要】

【专利技术属性】
技术研发人员：曹博昭，郭龙恩，林建廷，邹世芳，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾;71