半导体器件及其制造方法技术

本发明专利技术的各个实施例涉及半导体器件及其制造方法。本发明专利技术提供了一种特性得到改进的具有非易失性存储器的半导体器件。在半导体器件中，非易失性存储器在控制栅极电极部与存储器栅极电极部之间具有高k绝缘膜(高介电常数膜)，而外围电路区域的晶体管具有高k/金属构造。布置在控制栅极电极部与存储器栅极电极部之间的高k绝缘膜，缓和了在存储器栅极电极部的在控制栅极电极部之侧的端部(角部)处的电场强度。这使得减少了电荷在电荷积累部(氮化硅膜)中的不均匀分布，并且改进了擦除精度。

【技术实现步骤摘要】
半导体器件及其制造方法相关申请的交叉引用2013年11月26日提交的日本专利申请2013-243953号的公开的包括说明书、附图和摘要的全文以引用的方式全部并入本文。
本实施例涉及一种半导体器件及其制造方法，并且适于用在例如具有非易失性存储器单元的半导体器件及其制造方法中。
技术介绍
具有如下存储器单元区域和外围电路区域的半导体器件已经得到了广泛使用，该存储器单元区域中具有例如形成在半导体衬底上的非易失性存储器的存储器单元，该外围电路区域中具有由例如MISFET(金属绝缘体半导体场效应晶体管)构成的并且形成在半导体衬底上的外围电路。作为非易失性存储器，有时使用由使用MONOS(金属-氧化物-氮化物-氧化物半导体)膜的分裂栅极(splitgate)单元构成的存储器单元。该存储器单元由两个MISFET构成，即，具有控制栅极电极的控制晶体管和具有存储器栅极电极的存储器晶体管。当这类非易失性存储器的存储器单元和构造(configure)外围电路的MISFET一起装载在半导体衬底上时，栅极电极形成在各自的区域中。例如，专利文献1(日本特开2011-49282号公报)公开了一种制造半导体器件的方法，包括：通过大马士革工艺从高k膜和金属栅极电极形成MISFET。专利文献2(日本特开2011-103332号公报)和专利文献3(日本特开2010-108976号公报)公开了一种具有非易失性存储器和形成在外围电路区域中的MISFET的半导体器件。根据这两个专利文献，高介电常数膜被用作MISFET的栅极绝缘膜。专利文献4(日本特开2010-87252号公报)公开了一种在控制栅极电极下方具有作为栅极绝缘膜的高介电常数膜的分裂栅极晶体管。专利文献5(日本特开2009-59927号公报)公开了一种制造非易失性半导体存储器器件的方法，包括：在伪栅极的侧壁上形成存储器栅极电极，然后去除伪栅极以形成控制栅极电极。专利文献6(日本特开2012-248652号公报)公开了一种具有由金属膜和在金属膜上的硅膜的堆叠膜所构成的存储器栅极电极的分裂栅极非易失性存储器。[专利文献][专利文献1]日本特开2011-49282号公报[专利文献2]日本特开2011-103332号公报[专利文献3]日本特开2010-108976号公报[专利文献4]日本特开2010-87252号公报[专利文献5]日本特开2009-59927号公报[专利文献6]日本特开2012-248652号公报
技术实现思路
非易失性存储器等的存储器单元和构造外围电路的MISFET有时装载在相同的半导体衬底上。作为该MISFET的栅极绝缘膜，例如，有时使用具有比氮化硅膜的比介电常数(specificdielectricconstant)更高的比介电常数的高介电常数膜(所谓的高k膜)；以及，作为MISFET的栅极电极，有时使用所谓的金属栅极电极。具有这类MISFET和存储器单元两者的半导体器件要求多种研讨以找到适合其的制造步骤。此外，从最小化或减少功耗的角度来看，有时期望存储器单元具有高k膜或金属栅极电极。因此，有必要基于需要一起装载的存储器单元和MISFET的特性研讨它们的构造(configuration)或者器件的制造步骤。其他问题和新颖特征将通过本文的说明和附图显而易见。接下来将对本文所公开的实施例中的典型实施例的概要进行简要描述。根据本文所公开的一个实施例的半导体器件具有：第一绝缘膜，形成在第一栅极电极部与半导体衬底之间；以及，第二绝缘膜，形成在第二栅极电极部与半导体衬底之间以及在第一栅极电极部与第二栅极电极部之间并且在膜中具有电荷积累部。第一绝缘膜形成在第一栅极电极部与半导体衬底之间以及在第一栅极电极部与第二栅极电极部之间并且具有比氮化硅膜的介电常数更高的介电常数。第一栅极电极部与第一绝缘膜在其之间具有金属化合物膜。根据本文所公开的一个实施例的半导体器件的制造方法包括：在半导体衬底的第一区域中经由第一绝缘膜形成第一导电膜，在第一导电膜的上表面和侧表面上以及在与第一区域相邻的第二区域中顺次形成第二绝缘膜和第二导电膜，以及对第二绝缘膜和第二导电膜进行蚀刻以在第二区域中经由第二绝缘膜留下第二导电膜。第二绝缘膜具有高介电常数膜，该高介电常数膜具有比氮化硅膜的介电常数更高的介电常数。在本文所公开的典型实施例中示出的半导体器件可以具有改进的特性。在本文所公开的典型实施例中示出的半导体器件的制造方法可以提供具有良好特性的半导体器件。附图说明图1是示出了第一实施例的半导体器件的截面视图；图2是示出了第一实施例的半导体器件的截面视图；图3是示出了第一实施例的半导体器件的截面视图；图4是示出了第一实施例的半导体器件的存储器阵列的平面图；图5是示出了第一实施例的半导体器件的存储器阵列的电路图；图6是示出了第一实施例的半导体器件的构造示例的框图；图7是示出了第一实施例的半导体器件的截面视图；图8是示出了擦除操作从其开始至结束的流程的流程图；图9是示出了写入操作从其开始至结束的流程的流程图；图10示出了擦除脉冲的第一示例；图11示出了擦除脉冲的第二示例；图12示出了擦除脉冲的第三示例；图13示出了写入脉冲的第一示例；图14示出了写入脉冲的第二示例；图15是示出了第一实施例的半导体器件的制造步骤的流程图；图16是示出了第一实施例的半导体器件的制造步骤的截面视图；图17是示出了第一实施例的半导体器件的制造步骤的截面视图；图18是示出了在图16的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；图19是示出了在图17的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；图20是示出了在图18的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；图21是示出了在图19的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；图22是示出了在图20的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；图23是示出了在图21的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；图24是示出了在图22的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；图25是示出了在图23的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；图26是示出了在图24的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；图27是示出了在图25的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；图28是示出了在图26的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；图29是示出了在图27的制造步骤之后的第一实施例的半导体器件的制造步骤的截面视图；图30是示出了在图28的本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体衬底；第一栅极电极部，布置在所述半导体衬底之上；第二栅极电极部，布置在所述半导体衬底之上，布置为与所述第一栅极电极部相邻；第一绝缘膜，形成在所述第一栅极电极部与所述半导体衬底之间；第二绝缘膜，形成在所述第二栅极电极部与所述半导体衬底之间、以及在所述第一栅极电极部与所述第二栅极电极部之间，并且在所述第二绝缘膜中具有电荷积累部；以及金属化合物膜，布置在所述第一栅极电极部与所述第一绝缘膜之间，其中所述第一绝缘膜形成在所述第一栅极电极部与所述半导体衬底之间、以及在所述第一栅极电极部与所述第二栅极电极部之间，并且具有比氮化硅膜的介电常数更高的介电常数。

【技术特征摘要】
2013.11.26 JP 2013-2439531.一种半导体器件，包括：
半导体衬底；
第一栅极电极，布置在所述半导体衬底之上；
第二栅极电极，布置在所述半导体衬底之上以便与所述第一栅极电极相邻；
第一绝缘膜，形成在所述第一栅极电极与所述半导体衬底之间；
第二绝缘膜，形成为使得所述第二绝缘膜从所述第二栅极电极与所述半导体衬底之间延伸到所述第一栅极电极与所述第二栅极电极之间，所述第二绝缘膜具有电荷积累部；以及
第三绝缘膜，形成为使得所述第三绝缘膜从所述第一栅极电极与所述第一绝缘膜之间延伸到所述第一栅极电极与所述第二绝缘膜之间，
其中所述第三绝缘膜覆盖第二栅极电极侧的所述第一栅极电极的下部的角部，
其中所述第一绝缘膜包括氧化硅膜，以及
其中所述第三绝缘膜具有比氮化硅膜的介电常数更高的介电常数。


2.根据权利要求1所述的半导体器件，
其中所述第二栅极电极部以侧壁形状经由所述第二绝缘膜和所述第三绝缘膜位于所述第一栅极电极部的一侧上。


3.根据权利要求1所述的半导体器件，
其中所述第一栅极电极包括金属化合物膜，
其中所述金属化合物膜位于所述第一栅极电极与所述第三绝缘膜之间，以及...

【专利技术属性】
技术研发人员：有金刚，冈田大介，久本大，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP