一种制作半导体器件的方法技术

本发明专利技术涉及一种制作半导体器件的方法，包括，提供半导体衬底，在所述半导体衬底上依次形成硬掩膜层和牺牲材料层；图案化所述牺牲材料层和所述硬掩膜层形成与平面器件区域将形成的隔离区域对应的开口图案；图案化FinFET区域中的牺牲材料层，以用于定义鳍片；根据图案化的所述牺牲材料层刻蚀所述半导体衬底，以在所述半导体衬底的所述FinFET区域中形成第一浅沟槽和位于所述第一浅沟槽之间的鳍片，在所述半导体衬底的所述平面器件区域中形成第二浅沟槽；在所述半导体衬底上形成隔离材料层，以完成对所述第一浅沟槽和第二浅沟槽的填充。根据本发明专利技术的制作方法将FinFET的高性能和平面晶体管优良的电学隔离性能和有效的结面积利用率相结合，以获得具有高性能且具有优良隔离结构的半导体器件。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及，包括，提供半导体衬底，在所述半导体衬底上依次形成硬掩膜层和牺牲材料层；图案化所述牺牲材料层和所述硬掩膜层形成与平面器件区域将形成的隔离区域对应的开口图案；图案化FinFET区域中的牺牲材料层，以用于定义鳍片；根据图案化的所述牺牲材料层刻蚀所述半导体衬底，以在所述半导体衬底的所述FinFET区域中形成第一浅沟槽和位于所述第一浅沟槽之间的鳍片，在所述半导体衬底的所述平面器件区域中形成第二浅沟槽；在所述半导体衬底上形成隔离材料层，以完成对所述第一浅沟槽和第二浅沟槽的填充。根据本专利技术的制作方法将FinFET的高性能和平面晶体管优良的电学隔离性能和有效的结面积利用率相结合，以获得具有高性能且具有优良隔离结构的半导体器件。【专利说明】
本专利技术涉及半导体制造工艺，具体地，本专利技术涉及一种鳍片场效应晶体管(FinFET)的制作方法。
技术介绍
集成电路(IC)已经从单个硅芯片上制作的少量互连的器件发展成数以百万的器件。当前IC提供远超过原有想象的性能和复杂性。为了实现复杂性和电路密度(即能够被封装到给定芯片面积上的器件数目)的改进，最小器件特征的尺寸，也称为器件“几何结构”，已经随着各代IC的技术演进而变得更小。现在以跨度少于四分之一微米的特征来制作半导体器件。 随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的特征尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步了到纳米技术工艺节点，半导体器件的制造受到各种物理极限的限制。对于22nm及更先进的半导体技术而言，随着CMOS器件特征尺寸的不断缩小来自器件性能和物理极限的冲突促使三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低短沟道效应等方面具有更加优越的性能；平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片(fin)设置，因此能从三个面来控制栅介质层中的静电场，在电场控制方面的性能也更突出。 在现有制作FinFET的半导体技术中采用自对准双层图形(SADP)工艺形成鳍片，所以鳍片的宽度由沉积的侧壁厚度决定，这种制作FinFET的工艺只能得到一种鳍片的宽度。根据现有技术制作的FinFET半导体器件具有较浅的浅沟槽隔离结构(STI)，从而导致FinFET器件之间的电学隔离性较差，这将是FinFET半导体器件技术所面临的挑战。 为了改善FinFET半导体器件的电学隔离问题，增加浅沟槽隔离结构的深度是有效的方法之一，但是对于在较小节距鳍片排列中的鳍片形貌控制和STI的填充能力而言在工艺整合上很难实现增加浅沟槽隔离结构的深度；还有另一种方法为增加器件之间的间距，但是这样会产生面积的浪费和仍然很难满足应用高电压应用的隔离要求。 目前，为了满足半导体技术的不断发展，提出了在图案化的硬掩膜层上添加另一掩膜层的方法以形成不同宽度的虚拟鳍片结构，添加的另一硬掩膜层用于在后续的刻蚀工艺过程中作为阻挡层避免其下方的区域被刻蚀掉，这一方法可以形成具有任意鳍片宽度的FinFET0这一方法虽然解决了 SADP形成的鳍片宽度单一的问题，但是，较宽的鳍片和较窄的鳍片具有相同的STI深度，对器件之间的电学隔离性能没有任何改善。 传统的平面晶体管在有源区附近具有较深的STI深度，可以提供较好的电学隔离。平面晶体管的有源区面积可以任意设计，并且平面晶体管技术有丰富的技术经验积累，有利于二极管(D1de)、双极结型晶体管(BJT)、静电保护电路(ESD)等传统器件性能的实现。 因此，提出了一种将传统的平面晶体管集成到FinFET中，将FinFET的高性能与平面晶体管优良的电学隔离性能和有源区面积的连续可调相结合，以获得具有高性能且具有优良隔离结构的半导体器件。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。 为了有效解决上述问题，本专利技术提出了，包括:提供半导体衬底，所述半导体衬底包括FinFET区域和平面器件区域；在所述半导体衬底上依次形成硬掩膜层和牺牲材料层；图案化所述牺牲材料层和所述硬掩膜层形成与平面器件区域将形成的隔离区域对应的开口图案；图案化所述FinFET区域中的所述牺牲材料层，以用于定义鳍片；根据图案化的所述牺牲材料层刻蚀所述半导体衬底，以在所述半导体衬底的所述FinFET区域中形成第一浅沟槽和位于所述第一浅沟槽之间的鳍片，在所述半导体衬底的所述平面器件区域中形成第二浅沟槽；在所述半导体衬底上形成隔离材料层，以完成对所述第一浅沟槽和第二浅沟槽的填充；平坦化所述隔离材料层，以使所述隔离材料层与所述硬掩膜层的顶部齐平；部分去除所述隔离材料层；去除所述硬掩膜层；在所述半导体衬底上形成光刻胶层，所述光刻胶层覆盖所述平面器件区域露出所述FinFET区域；回刻蚀FinFET区域中的所述隔离材料层，以形成第一浅沟槽隔离结构；去除所述光刻胶层，同时在所述平面器件区域形成第二浅沟槽隔离结构。 优选地，所述第二浅沟槽隔离结构与半导体衬底的表面具有台阶。 优选地，所述台阶的高度由所述硬掩膜层去除之前的所述隔离材料层去除量所决定。 优选地，所述第二浅沟槽比所述第一浅沟槽深。 优选地，所述第一浅沟槽和所述第二浅沟槽之间的深度差由所述硬掩膜层和所述牺牲材料层的厚度以及刻蚀的选择比所决定。 优选地，所述FinFET区域的有源区和所述平面器件区域的有源区之间形成有台阶。 优选地，所述半导体衬底为体硅。 优选地，所述硬掩膜层的材料为氮化物，所述隔离材料层的材料为氧化物。 优选地，所述硬掩膜层和所述半导体衬底之间还形成有垫氧化物层。 本专利技术提出了一种将平面半导体器件集成到FinFET半导体器件中的制作方法，平面半导体器件在有源区附近具有较深的STI能够实现很好的隔离性能，采用传统并且简单的图案化工艺应用到FinFET的制作工艺中以实现平面半导体器件的集成，一个图案化工艺用于定义平面器件区域的STI沟槽图案，另一个图案化工艺用于保护平面器件区域避免FinFET区域中的STI的回刻蚀工艺对平面器件区域的损伤。通过硬掩膜、氮化物层的厚度和刻蚀选择比可以调节平面半导体器件的STI的深度比FinFET器件的STI较深。通过优化的氮化物去除时的STI氧化物层的去除量和FinFET的STI氧化物层回刻蚀的程度能够调节平面半导体器件的台阶高度和FinFET半导体器件的鳍片高度。根据本专利技术制作的半导体器件具有高性能的FinFET器件区和传统的平面器件区域。同时在完全形成STI之后平面半导体器件的制作工艺与FinFET的制作工艺完全兼容。 【专利附图】【附图说明】 本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。在附图中， 图1A-1F为根据本专利技术的一个实施方式制备FinFET的过程剖面示意图； 图2为根据本专利技术的一个实施方式制备F本文档来自技高网...

【技术保护点】
一种制作半导体器件的方法，包括：提供半导体衬底，所述半导体衬底包括FinFET区域和平面器件区域；在所述半导体衬底上依次形成硬掩膜层和牺牲材料层；图案化所述牺牲材料层和所述硬掩膜层形成与平面器件区域将形成的隔离区域对应的开口图案；图案化所述FinFET区域中的所述牺牲材料层，以用于定义鳍片；根据图案化的所述牺牲材料层刻蚀所述半导体衬底，以在所述半导体衬底的所述FinFET区域中形成第一浅沟槽和位于所述第一浅沟槽之间的鳍片，在所述半导体衬底的所述平面器件区域中形成第二浅沟槽；在所述半导体衬底上形成隔离材料层，以完成对所述第一浅沟槽和第二浅沟槽的填充；平坦化所述隔离材料层，以使所述隔离材料层与所述硬掩膜层的顶部齐平；部分去除所述隔离材料层；去除所述硬掩膜层；在所述半导体衬底上形成光刻胶层，所述光刻胶层覆盖所述平面器件区域露出所述FinFET区域；回刻蚀FinFET区域中的所述隔离材料层，以形成第一浅沟槽隔离结构；去除所述光刻胶层，同时在所述平面器件区域形成第二浅沟槽隔离结构。

【技术特征摘要】

【专利技术属性】
技术研发人员：张帅，居建华，俞少峰，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31