闪存器件的测试结构及其制造方法技术

本发明专利技术提供一种闪存器件的测试结构及其制造方法，所述闪存器件的测试结构包括：形成于半导体衬底上的浮栅；与所述浮栅交叉设置的ONO介质层；以及与所述浮栅交叉设置且部分覆盖所述ONO介质层的控制栅。通过测试所述测试结构是否出现桥接，判断出闪存器件的控制栅刻蚀工艺是否存在异常，进而提高闪存器件的性能和可靠性。

【技术实现步骤摘要】
【专利摘要】本专利技术提供一种，所述闪存器件的测试结构包括：形成于半导体衬底上的浮栅；与所述浮栅交叉设置的ONO介质层；以及与所述浮栅交叉设置且部分覆盖所述ONO介质层的控制栅。通过测试所述测试结构是否出现桥接，判断出闪存器件的控制栅刻蚀工艺是否存在异常，进而提高闪存器件的性能和可靠性。【专利说明】
本专利技术涉及集成电路制造领域，尤其涉及一种闪存器件的测试结构及其制造方 法。
技术介绍
存储器用于存储大量数字信息，据调查显示，世界范围内，存储器交易约占半导体 交易的30%。多年来，工艺技术的进步和市场需求的增加催生越来越多高密度的各种类型 存储器，如RAM (随机存储器）、DRAM (动态随机存储器）、R0M (只读存储器）、EPR0M(可擦除 可编程只读存储器）、FLASH(闪存）和FRAM(铁电存储器）等。其中，闪存存储器即FLA甜 已经成为非易失性半导体存储技术的主流。FLASH不但可W用电气方法为数据编程、擦去和 读取数据，而且可W在电源中断过程中保留数据，并兼具存取速度快，质轻容量大及存取装 置体积小等优点，被广泛应用在各类诸如智能卡、SIM卡（用户身份识别卡）、微控制器和手 机等电子产品中。 FLA甜器件基本分为两种类型；叠栅器件和分栅器件。叠栅器件通常包括浮栅与 控制栅，其中，浮栅位于控制栅和基底之间，且处于浮置状态，没有和电路连接，用于存储数 据；控制栅则与字线相接，用于控制浮栅。此外，浮栅和基底之间还包括隧穿氧化层，浮栅和 控制栅之间还包括有隔离的介电层等。 请参考图1为现有典型的叠栅结构闪存单元的截面示意图，该类叠栅结构闪存单 元包括沉积在基底1上的隧穿氧化层2,浮栅3位于所述隧穿氧化层2正上方，控制栅5堆 叠在所述浮栅3上面，在所述控制栅5和所述浮栅3之间设有0N0 (氧化物-氮化物-氧化 物）介质层4,在所述浮栅3和所述控制栅5外面沉积有第一氧化物6,然后再在所述第一 氧化物6上沉积一层氮化物7,并在所述氮化物7上沉积第二氧化物8。所述第一氧化物6、 氮化物7和所述第二氧化物8形成一个0N0绝缘的介质结构。 然而，实际生产中发现制作的闪存器件经常出现浮栅桥接（FG bridge)的问题，影 响器件的性能和可靠性。
技术实现思路
本专利技术的一个目的是制造性能更可靠的半导体器件。 根据本专利技术的第一方面，提供了一种闪存器件的测试结构，包括： 在半导体衬底上沉积第一多晶娃层并刻蚀所述第一多晶娃层形成浮栅； 在半导体衬底上沉积隔离材料形成与所述浮栅交叉的0N0介质层；W及 在半导体衬底上沉积第二多晶娃层并刻蚀形成与所述浮栅交叉的控制栅，所述控 制栅部分覆盖所述0N0介质层。 可选的，在所述的闪存器件的测试结构的制造方法中，形成控制栅之后形成连接 线，所述连接线将间隔的控制栅电性连接。 可选的，在所述的闪存器件的测试结构的制造方法中，形成控制栅的同时形成连 接线，所述连接线将间隔的控制栅电性连接。 可选的，在所述的闪存器件的测试结构的制造方法中，所述第一多晶娃层的厚度 为600A?2000A,所述第二多晶娃层的厚度为1000A?2000A，所述0N0介质层的厚度为 50A ?500A。 本专利技术还提供一种闪存器件的测试结构，包括： 形成于半导体衬底上的浮栅； 与所述浮栅交叉设置的0N0介质层；W及 与所述浮栅交叉设置且部分覆盖所述0N0介质层的控制栅。 可选的，在所述的闪存器件的测试结构中，还包括将间隔的控制栅电性连接的连 接线。 可选的，在所述的闪存器件的测试结构中，所述测试结构设置于划片线上。 可选的，在所述的闪存器件的测试结构中，所述测试结构与闪存器件的尺寸相同。 可选的，在所述的闪存器件的测试结构中，所述测试结构与所述闪存器件同时形 成。 本专利技术的一个优点在于，提供一种，通过测试 所述测试结构的浮栅是否出现桥接，判断测试结构的控制栅刻蚀工艺是否正常，进而判断 出闪存器件的控制栅刻蚀工艺是否存在异常，提高闪存器件的性能和可靠性。 【专利附图】【附图说明】 参照附图，根据下面的详细描述，可W更加清楚地理解本专利技术。为了清楚起见，图 中各个层的相对厚度W及特定区的相对尺寸并没有按比例绘制。在附图中： 图1是现有典型的叠栅结构闪存单元的截面示意图； 图2A至图2C是本专利技术实施例提供的闪存器件的测试结构的制造过程中的俯视示 意图。 【具体实施方式】 在针对
技术介绍
中提到的问题的研究中，本专利技术的专利技术人发现，之所W出现浮栅 桥接的问题，是因为通常制作闪存器件时，先沉积第一多晶娃层然后刻蚀第一多晶娃层作 为浮栅（FG)，接着沉积氧化层-氮化层-氧化层（0N0)介质层并对所述0N0介质层进行刻 蚀，随后再沉积第二多晶娃层并进行控制栅刻蚀工艺，此刻蚀步骤对工艺要求非常高，该是 因为经过第一多晶娃层刻蚀后具有台阶，并且此刻蚀步骤不仅仅刻蚀多晶娃还需刻蚀0N0 介质层，多晶娃与0N0材质的刻蚀选择比较低(一般为3:1左右)，往往在0N0台阶处形成尖 角（0N0 fence),由此导致浮栅桥接，极大地影响器件的性能和可靠性。 基于上述发现，提出了本专利技术，设置闪存器件的测试结构（Test Key),通过测试测 试结构的浮栅是否出现桥接进而监测闪存器件的控制栅刻蚀工艺是否存在异常，由此提高 闪存器件的性能和可靠性。 现在将参照附图来详细描述本专利技术的各种示例性实施例。 W下对示例性实施例的描述仅仅是说明性的，决不作为对本专利技术及其应用或使用 的任何限制。本领域中公知的技术可w被应用于没有特别示出或描述的部分。 参照图2A至图2C，其中示出了本专利技术提出的闪存器件的测试结构的制造过程中 的示意图，用于简要示出整个制造工艺的流程。 如图2A所示，首先，在半导体衬底上沉积第一多晶娃层，可利用LPCVD工艺沉积所 述第一多晶娃层，反应气体例如为娃焼，所述反应气体中还可包括缓冲气体如氮气，所述第 一多晶娃层的厚度例如在600A--2000A之间。然后，在形成的第一多晶娃层上涂布光阻 (所述光阻未示出），并图案化该光阻，W该图案化的光阻为掩膜，刻蚀第一多晶娃层，形成 浮栅（Floating Gate, FG) 101。 如图2B所示，接着，采用高密度电浆化学气相沉积法、电子回旋加速共振（ECR)等 离子体化学气相沉积、常压化学气相沉积，或本领域技术人员公知的其他技术方法来沉积 隔离材料。在本实施例中所述隔离材料为0N0 (二氧化娃-氮化娃-二氧化娃)材料，然后， 在形成的0N0材料上涂布光阻（所述光阻未示出），并图案化该光阻，W该图案化的光阻为 掩膜，刻蚀0N0材料，形成与所述浮栅101交叉设置的0N0介质层102。所述0N0介质层102 的厚度例如在50A?500A之间。 如图2C所示，接下来，在半导体衬底上沉积第二多晶娃层，可利用LPCVD工艺沉积 所述第二多晶娃层，反应气体例如为娃焼，所述反应气体中还可包括缓冲气体如氮气，所述 第二多晶娃层的厚度例如在1000A?2000A之间，然后在形成的第二多晶娃层上涂布光阻 (所述光阻未示出），并图案化该光阻，W该图案本文档来自技高网...

【技术保护点】
一种闪存器件的测试结构的制造方法，其特征在于，包括：在半导体衬底上沉积第一多晶硅层并刻蚀所述第一多晶硅层形成浮栅；在半导体衬底上沉积隔离材料形成与所述浮栅交叉的ONO介质层；以及在半导体衬底上沉积第二多晶硅层并刻蚀形成与所述浮栅交叉的控制栅，所述控制栅部分覆盖所述ONO介质层。

【技术特征摘要】

【专利技术属性】
技术研发人员：高学，周志美，柳会雄，刘良，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31