半导体装置及半导体装置制造方法制造方法及图纸

本发明专利技术提供了半导体装置及半导体装置制造方法，该装置和该方法能够在确保设计的灵活性的同时允许更高的集成度。该半导体装置包括：半导体基板，所述半导体基板包括彼此面对的第一表面和第二表面，所述半导体基板具有元件区和隔离区，在所述元件区中在所述第一表面上设置有晶体管，在所述隔离区中设置有围绕所述元件区的元件隔离层；接触插塞，所述接触插塞在所述半导体基板的所述元件区中从所述第一表面延伸至所述第二表面；以及绝缘膜，所述绝缘膜覆盖所述接触插塞的周围。

【技术实现步骤摘要】

本专利技术涉及半导体装置且涉及半导体装置制造方法，该半导体装置具有如下结构:在该结构中，绝缘体层和半导体层被层叠于半导体基板上。
技术介绍
针对于包括互补金属氧化物半导体(CMOS:complementary metal oxidesemiconductor)晶体管的半导体集成电路，为了实现更高集成度和更高操作速度而进行了研究。近年来，考虑到低功耗，已经研究了从易失性存储器到非易失性存储器的转变，并且，已经开发出了例如磁阻式随机存取存储器(MRAM:magnetoresistiverandom access memory)(例如，参见日本未经审查的专利申请公开案第2010-171166号(JP2010-171166A))。 通常，与晶体管的源极及漏极区域连接的接触电极被设置于基板的形成有该晶体管的主表面侧上。然而，近年来，已经尝试着将接触电极设置于基板的背面侧上。例如，JP2010-171166A已经论述了如下内容。根据该文献，在主元件的扩散层和硅化物层被形成于硅(Si)基板的表面侧上的同时，接触电极被设置成从该基板的背面侧开始延伸。从背面侧形成的该接触电极通过贯穿基板和扩散层而与硅化物层连接。这样的结构增大了布线路径等中的灵活性，这在设计方面是有利的。 然而，在JP2010-171166A中，因为接触电极是从基板的背面侧开始形成的，所以当试图达到更高的集成度时，就存在对如下缺点的担忧:接触电极可能会与形成于所述基板上的晶体管的栅极电极发生短路。该短路可能是由于工艺中的偏差或者对准精度而发生的。此外，JP2010-171166A的技术适用于具有绝缘体上娃(SOI:silicon-on-1nsulator)结构的半导体晶体管，但是不能应用于典型的具有块体结构的半导体晶体管。
技术实现思路
鉴于上述问题，期望提供一种在设计上极其灵活且具有适用于更高集成度的结构的半导体装置以及该半导体装置的制造方法。 本专利技术的一个实施例提供了一种半导体装置，其包括:半导体基板，所述半导体基板包括彼此面对的第一表面和第二表面，所述半导体基板具有元件区和隔离区，在所述元件区中在所述第一表面上设置有晶体管，在所述隔离区中设置有围绕所述元件区的元件隔离层；接触插塞，所述接触插塞在所述半导体基板的所述元件区中从所述第一表面延伸至所述第二表面；以及绝缘膜，所述绝缘膜覆盖所述接触插塞的周围。 本专利技术的另一个实施例提供了一种半导体装置，其包括:半导体基板；元件形成层，所述元件形成层包括被设置于所述半导体基板上的晶体管；接触插塞，所述接触插塞贯穿所述元件形成层和所述半导体基板；以及绝缘膜，所述绝缘膜覆盖所述接触插塞的周围。所述元件形成层具有第一层、鳍片和第二层，所述第一层包括半导体部和绝缘体部，所述半导体部占据沿第一方向延伸的第一区域，所述绝缘体部占据除了所述第一区域以外的第二区域，所述鳍片被设置为立于所述半导体部上，且所述第二层包括栅极配线、源极配线和漏极配线，所述栅极配线、所述源极配线和所述漏极配线覆盖除了所述鳍片的背面以外的所述鳍片的表面且沿第二方向延伸。所述源极配线或者所述漏极配线被连接至所述接触插塞的一端。 本专利技术的又一个实施例提供了一种半导体装置，其包括:绝缘层；埋入式氧化物膜，所述埋入式氧化物膜被设置于所述绝缘层上；元件形成层，所述元件形成层包括被设置于所述埋入式氧化物膜上的晶体管；接触插塞，所述接触插塞贯穿所述元件形成层、所述埋入式氧化物膜和半导体基板；以及绝缘膜，所述绝缘膜覆盖所述接触插塞的周围。所述晶体管包括鳍片、栅极配线、源极配线和漏极配线，所述鳍片被设置为立于所述埋入式氧化物膜上且沿第一方向延伸，并且所述栅极配线、所述源极配线和所述漏极配线均覆盖除了所述鳍片的背面以外的所述鳍片的表面且沿第二方向延伸。所述源极配线或者所述漏极配线被连接至所述接触插塞的一端。 本专利技术的再一实施例提供了一种半导体装置制造方法。该方法包括:制备半导体基板，所述半导体基板包括彼此面对的第一表面和第二表面，所述半导体基板具有元件区和隔离区，在所述元件区中在所述第一表面上设置有晶体管，在所述隔离区中设置有围绕所述元件区的元件隔离层；通过在所述半导体基板的所述元件区中从所述第一表面朝着所述第二表面挖空所述半导体基板而形成通孔之后，形成覆盖所述通孔的壁表面的绝缘膜；以及通过用金属材料填充被所述绝缘膜覆盖的所述通孔而形成接触插塞。 在本专利技术的上述各实施例的半导体装置和半导体装置制造方法中，贯穿所述半导体基板的所述接触插塞的周围被所述绝缘膜覆盖。因此，避免了所述接触插塞与所述半导体基板之间的意外的短路。 根据本专利技术的上述各实施例的半导体装置和半导体装置制造方法，在确保了设计的灵活性的同时允许有更高的集成度。需要注意的是，本专利技术的各实施例的效果不局限于该效果，并且可以包括下面将要说明的那些效果中的任一者。 需要理解的是，前面的一般说明和下面的详细说明都仅是示例性的，且旨在提供对本专利技术要求保护的技术的进一步说明。 【附图说明】 本专利技术包含附图以便提供对本技术的进一步理解，并且这些附图被并入本说明书中且构成本说明书的一部分。附图图示了各实施例，且与本说明书一起用来解释本技术的原理。 图1A是图示了本专利技术第一实施例的半导体装置的截面图。 图1B是图示了图1A所示的半导体装置的平面图。 图2是图示了图1所示的存储元件的存储部的结构示例的截面图。 图3是图示了图2所示的存储部中的各层的结构示例的截面图。 图4A是图示了图1所示半导体装置的制造方法中的工艺的截面图。 图4B是图示了跟在图4A中的工艺之后的工艺的截面图。 图4C是图示了跟在图4B中的工艺之后的工艺的截面图。 图4D是图示了跟在图4C中的工艺之后的工艺的截面图。 图4E是图示了跟在图4D中的工艺之后的工艺的截面图。 图4F是图示了跟在图4E中的工艺之后的工艺的截面图。 图4G是图示了跟在图4F中的工艺之后的工艺的截面图。 图4H是图示了跟在图4G中的工艺之后的工艺的截面图。 图41是图示了跟在图4H中的工艺之后的工艺的截面图。 图5是图示了本专利技术第一实施例的半导体装置的第一变形例的平面图。 图6A是图示了本专利技术第一实施例的半导体装置的第二变形例的截面图。 图6B是图示了图6A所示半导体装置的制造方法中的工艺的截面图。 图6C是图示了跟在图6B中的工艺之后的工艺的截面图。 图7是图示了本专利技术第二实施例的半导体装置的截面图。 图8是图示了本专利技术第二实施例的半导体装置的变形例的截面图。 图9A是图示了图8所示半导体装置的制造方法中的工艺的截面图。 图9B是图示了跟在图9A中的工艺之后的工艺的截面图。 图10是图示了本专利技术第三实施例的半导体装置的截面图。 图1lA是图示了图10所示半导体装置的制造方法中的工艺的截面图。 图1lB是图示了跟在图1lA中的工艺之后的工艺的截面图。 图12是图示了本专利技术第三实施例的半导体装置的变形例的截面图。 图13是图示了本专利技术第四实施例的半导体装置的截面图。 图14A是图示了图13所示半导体装置的制造方法中的工艺的截面图。 图14B是图示了跟在图14A中的工艺之本文档来自技高网...

【技术保护点】
一种半导体装置，其包括：半导体基板，所述半导体基板包括彼此面对的第一表面和第二表面，所述半导体基板具有元件区和隔离区，在所述元件区中在所述第一表面上设置有晶体管，在所述隔离区中设置有围绕所述元件区的元件隔离层；接触插塞，所述接触插塞在所述半导体基板的所述元件区中从所述第一表面延伸至所述第二表面；以及绝缘膜，所述绝缘膜覆盖所述接触插塞的周围。

【技术特征摘要】
2013.09.02 JP 2013-1813381.一种半导体装置，其包括: 半导体基板，所述半导体基板包括彼此面对的第一表面和第二表面，所述半导体基板具有元件区和隔离区，在所述元件区中在所述第一表面上设置有晶体管，在所述隔离区中设置有围绕所述元件区的元件隔离层； 接触插塞，所述接触插塞在所述半导体基板的所述元件区中从所述第一表面延伸至所述第二表面；以及 绝缘膜，所述绝缘膜覆盖所述接触插塞的周围。2.根据权利要求1所述的半导体装置，其还包括存储元件，所述存储元件被设置于所述半导体基板的所述第二表面上，且绝缘层介于所述存储元件与所述半导体基板的所述第二表面之间， 其中所述接触插塞的第一端被连接至所述存储元件。3.根据权利要求2所述的半导体装置，其中所述存储元件是自旋转移力矩磁性隧道结元件。4.根据权利要求2所述的半导体装置，其中 所述晶体管包括: 一对扩散层，所述一对扩散层构成所述半导体基板的一部分； 源极电极和漏极电极，它们两者各自的第一端分别与所述一对扩散层连接；以及栅极电极，所述栅极电极被设置成面对沟道区，且栅极绝缘膜介于所述栅极电极与所述沟道区之间，所述沟道区被设置于所述一对扩散层之间， 所述半导体基板的所述第一表面被层间绝缘层覆盖，并且 所述接触插塞贯穿所述绝缘层、所述半导体基板和所述层间绝缘层。5.根据权利要求4所述的半导体装置，其中 所述源极电极和所述漏极电极也贯穿所述层间绝缘层，并且 所述源极电极的第二端或者所述漏极电极的第二端被连接至所述接触插塞的第二端。6.根据权利要求4所述的半导体装置，其中所述接触插塞贯穿所述一对扩散层。7.根据权利要求2至6中任一项所述的半导体装置，其中所述接触插塞的占据面积从所述第一表面到所述第二表面是变小的。8.根据权利要求2所述的半导体装置，其中 所述半导体基板具有层叠结构，所述层叠结构包括: 第一半导体层，所述第一半导体层被设置于所述元件区中； 埋入式氧化物膜，所述埋入式氧化物膜覆盖所述第一半导体层；以及 第二半导体层，所述第二半导体层覆盖所述埋入式氧化物膜和所述元件隔离层，并且 所述接触插塞贯穿所述第一半导体层、所述埋入式氧化物膜和所述第二半导体层。9.根据权利要求2所述的半导体装置，其中 所述半导体基板包括覆盖所述元件区中的所述晶体管的埋入式氧化物膜，并且 所述绝缘层覆盖所述埋入式氧化物膜和所述元件隔离层。10.根据权利要求5所述的半导体装置，其中所述接触插塞被设置成也覆盖与形成有所述栅极电极的区域重叠的区域。11.根据权利要求10所述的半导体装置，其中所述源极电极或者所述漏极电极与所述接触插塞一体化，且贯穿所述层间绝缘层。12.根据权利要求2所述的半导体装置，其中 所述晶体管包括: 一对扩散层，所述一对扩散层构成所述半导体基板的一部分； 源极电极和漏极电极，它们两者各自的第一端分别与所述一对扩散层连接；以及栅极电极，所述栅极电极被设置成面对沟道区，且栅极绝缘膜介于所述栅极电极与所述沟道区之间，所述沟道区被...

【专利技术属性】
技术研发人员：横山孝司，梅林拓，
申请(专利权)人：索尼公司，
类型：发明
国别省市：日本;JP