半导体结构及其形成方法技术

本发明专利技术涉及半导体结构及其形成方法，该半导体结构包括分离栅极非易失性记忆体单元和高电压电晶体。非易失性记忆体单元包括有源区、设于有源区上面的非易失性记忆体堆迭、设于记忆体堆迭上面的控制栅极电极、至少部分设于有源区上面毗连于记忆体堆迭的选择栅极电极、以及选择栅极绝缘层。高电压电晶体包括有源区、栅极电极、以及设于有源区与栅极电极之间的栅极绝缘层。非易失性记忆体装置的选择栅极绝缘层以及高电压电晶体的栅极绝缘层至少部分由相同的高k电介材料构成。非易失性记忆体装置的选择栅极电极以及高电压电晶体的栅极电极至少部分由相同的金属构成。

【技术实现步骤摘要】

基本上本揭露关于集成电路的领域，并且更尤指含非易失性记忆体装置的集成电 路。
技术介绍
如快闪记忆体之类的非易失性记忆体可用于各种储存装置，举例如安全数位记忆 卡（SD卡）、USB记忆棒（USBstick)、固态硬碟（SSD)、以及举例如行动电话、平板电脑、媒 体播放机等各种电子装置的内部记忆体。非易失性记忆体的进一步应用包括嵌入式系统， 如微控制器，其中非易失性记忆体装置可随着举例如易失性记忆体、CPU及/或输入/输出 装置等微控制器的其它电路予以整合在相同的半导体结构上。 非易失性记忆体装置的类型包括分离栅极非易失性记忆体装置，其可在可靠度及 效能方面提供比举例如控制栅极非易失性记忆体等其它类非易失性记忆体还佳的优势。 分离栅极非易失性记忆体装置例如说明于第2012/0241839号美国公开专利以及 第 7, 923, 769、7, 732, 278、8, 173, 505 和 8, 263, 463 号美国专利中。 分离栅极非易失性记忆体装置可包括多个分离栅极非易失性记忆体单元，其一般 以阵列方式安排并且电连接至沿着阵列的行与列延展的导电线。导电线可用于程式化、抹 除及/或读取分离栅极非易失性记忆体单元。每一个分离栅极非易失性记忆体单元都可包 括在举例如硅之类半导体材料中形成的有源区。有源区可包括源极区、漏极区以及安排于 源极区与漏极区之间的通道区。通道区的掺杂可与源极区及漏极区的掺杂反相。例如，源 极与漏极区可为N型掺杂，并且通道区可设于半导体材料里提供的P型井中、以及可具有对 应于P型井掺杂的P型掺杂。_ 在通道区上面，控制栅极电极及选择栅极电极可彼此毗连而设。在选择栅极绝缘 层与通道区之间，可提供非易失性记忆体堆迭，并且可将选择栅极绝缘层设于选择栅极电 极与通道区之间。可于通道区的漏极侧安排选择栅极电极，并且可于通道区的源极侧安排 控制栅极电极。非易失性记忆体堆迭可包括含硅或硅氮化物的电荷储存层，并且以由如二 氧化硅之类电气绝缘材料构成的隔离层予以自控制栅极电极和通道区隔开。 由于电荷储存层藉由隔离层所提供的电隔离，电荷可在电荷储存层内储存较长时 间，其中电荷储存层内的电荷量可表示分离栅极非易失性记忆体单元中储存的数据。 选择栅极电极和控制栅极电极可互相电绝缘，其中选择栅极电极与控制栅极 电极之间的电气绝缘可藉由举例如第2012/0241839号美国公开专利及第7,923, 769、 8, 173, 505和8, 263, 463号美国专利中所述的非易失性记忆体堆迭的一部分、或藉由如第 7, 732, 278号美国专利中所述的侧壁间隔物予以提供。 为了从分离栅极非易失性记忆体单元读取数据，可将源极区接地，并且可对选择 栅极电极、控制栅极电极和漏极施加例如约IV的较小正电压。介于源极区与漏极区之间的 通道区可由储存于电荷储存层的电荷所影响，以致代表分离栅极非易失性记忆体单元中所 储存数据的电流在分离栅极非易失性记忆体单元的漏极区与源极区之间流动。 为了程式化分离栅极非易失性记忆体单元，可进行电荷载子进入电荷储存层的源 极侧注射。为此，可将分离栅极非易失性记忆体单元的漏极区接地，可对源极区施加例如约 4V的较高正电压，并且可对控制栅极电极施加更高的正电压，例如范围自约6至9V的电压。 可对选择栅极电极施加比分离栅极非易失性记忆体单元的通道区的阈值电压略大的电压。 可藉由富尔诺罕穿隧（Fowler-Nordheimtunneling)抹除分离栅极非易失性记忆 体单元。为此，可在控制栅极电极与源极和漏极区之间施加负偏压。例如，可对控制栅极电 极施加例如约-6V的较高负电压，并且可对源极区和漏极区每一者施加例如约6V的较高正 电压。可对选择栅极电极施加约5V的较高正电压。 已知的分离栅极非易失性记忆体装置可具有与其相关的问题。例如在一些分离栅 极非易失性记忆体装置中，可藉由互相部分重迭的多晶硅层提供控制栅极电极和选择栅极 电极。在这种情况下，这些层件的任何错准（misalignment)都可导致效能和良率降低。由 二氧化硅构成的栅极绝缘层以及由多晶硅构成的栅极电极可对分离栅极非易失性记忆体 单元的尺寸缩减提供有限的可能性。为了将选择栅极电极和控制栅极电极隔开而使用部分 非易失性记忆体堆迭，可降低分离栅极非易失性记忆体单元尺寸缩减的可能性。再者，分离 栅极非易失性记忆体单元设计可具有涉及分离栅极非易失性记忆体单元与相同半导体结 构中所设逻辑电晶体整合的问题。 鉴于上述情形，本揭露关于，其中一些或所有上述问题 得以实质完全或至少部分克服。
技术实现思路
下文介绍简化的
技术实现思路
，用以对本专利技术的若干态样有基本的了解。本摘要不是 本专利技术的详尽概观。目的在于识别本专利技术的主要或关键元件，或叙述本专利技术的范畴。其唯 一目的在于以简化形式介绍若干概念，作为下文所述更详细说明的引言。 本文揭露的描述性半导体结构包括分离栅极非易失性记忆体单元以及高电压电 晶体。分离栅极非易失性记忆体单元包括有源区、设于有源区上面的非易失性记忆体堆迭、 设于非易失性记忆体堆迭上面的控制栅极电极、至少部分设于有源区上面毗连于非易失性 记忆体堆迭的选择栅极电极、以及选择栅极绝缘层。高电压电晶体包括有源区、栅极电极、 以及设于有源区与栅极电极之间的栅极绝缘层。分离栅极非易失性记忆体单元的选择栅极 绝缘层以及高电压电晶体的栅极绝缘层至少部分由相同的高k电介材料构成。分离栅极非 易失性记忆体单元的选择栅极电极和高电压电晶体的栅极电极至少部分由相同的金属构 成。 本文揭露的描述性方法包括提供半导体结构。在半导体结构中形成第一井区和第 二井区。在第一井区上面形成非易失性记忆体堆迭和控制栅极电极。于形成非易失性记忆 体堆迭和控制栅极电极后，在半导体结构上方形成一或多个电气绝缘层。电气绝缘层的至 少一者包括高k电介材料。于形成一或多个电气绝缘层后，在半导体结构上方形成一或多 个导电层。一或多个导电层的至少一者包括金属。毗连于非易失性记忆体堆迭形成至少部 分设于第一井区上面的选择栅极绝缘层和选择栅极电极。在第二井区上面形成电晶体栅极 绝缘层和电晶体栅极电极。至少部分由一或多个电气绝缘层形成选择栅极绝缘层和电晶体 栅极绝缘层。至少部分由一或多个导电层形成选择栅极电极和电晶体栅极电极。 【附图说明】 可搭配附图参照底下说明以了解本揭露，其中相称的参考元件符号视为相称的元 件，以及其中： 图Ia至图6a表示根据一具体实施例的半导体结构在根据一具体实施例的半导体 结构制造方法阶段中的第一部位的概要剖面图； 图Ib至图6b表示图Ia至图6a中所示半导体结构在图Ia至图6a中所示半导体 结构制造方法阶段中的第二部位的概要剖面图； 图7a和图8a表示根据一具体实施例的半导体结构在根据一具体实施例的半导体 结构制造方法阶段中的第一部位的概要剖面图；以及 图7b和图8b表示图7a至图8a中所示半导体结构在图7a和图8a中所示半导体 结构制造方法阶段中的第二部位的概要剖面图。 尽管本文所揭示的专利标的（subjectmatter)易受各种改进和替本文档来自技高网...

【技术保护点】
一种半导体结构，其包含：分离栅极非易失性记忆体单元，其包含有源区、设于该有源区上面的非易失性记忆体堆迭、设于该非易失性记忆体堆迭上面的控制栅极电极、至少部分设于该有源区上面毗连于该非易失性记忆体堆迭的选择栅极电极及选择栅极绝缘层；以及高电压电晶体，其包含有源区、栅极电极及设于该有源区与该栅极电极之间的栅极绝缘层；其中，该分离栅极非易失性记忆体单元的该选择栅极绝缘层和该高电压电晶体的该栅极绝缘层是至少部分由相同的高k电介材料构成；以及其中，该分离栅极非易失性记忆体单元的该选择栅极电极和该高电压电晶体的该栅极电极是至少部分由相同的金属构成。

【技术特征摘要】
2013.08.28 US 14/011,9761. 一种半导体结构，其包含： 分离栅极非易失性记忆体单元，其包含有源区、设于该有源区上面的非易失性记忆体 堆迭、设于该非易失性记忆体堆迭上面的控制栅极电极、至少部分设于该有源区上面毗连 于该非易失性记忆体堆迭的选择栅极电极及选择栅极绝缘层；以及 高电压电晶体，其包含有源区、栅极电极及设于该有源区与该栅极电极之间的栅极绝 缘层； 其中，该分离栅极非易失性记忆体单元的该选择栅极绝缘层和该高电压电晶体的该栅 极绝缘层是至少部分由相同的高k电介材料构成；以及 其中，该分离栅极非易失性记忆体单元的该选择栅极电极和该高电压电晶体的该栅极 电极是至少部分由相同的金属构成。2. 根据权利要求1所述的半导体结构，其中，该选择栅极绝缘层包含安排于该分离栅 极非易失性记忆体单元的该有源区与该选择栅极电极之间的第一部位、以及安排于该选择 栅极电极与该控制栅极电极之间的第二部位。3. 根据权利要求2所述的半导体结构，其中，该分离栅极非易失性记忆体单元的该选 择栅极绝缘层和该高电压电晶体的该栅极绝缘层的每一者都包括含一或多个子层的栅极 绝缘层排列，其中，该选择栅极绝缘层的该栅极绝缘层排列的每一个子层都在该高电压电 晶体的该栅极绝缘层中有由相同材料构成的对应子层。4. 根据权利要求3所述的半导体结构，其中，该分离栅极非易失性记忆体单元的该选 择栅极绝缘层的该栅极绝缘层排列的对应子层、以及该高电压电晶体的该栅极绝缘层是以 相同顺序予以安排。5. 根据权利要求4所述的半导体结构，其中，该分离栅极非易失性记忆体单元的该选 择栅极绝缘层的该栅极绝缘层排列的对应子层、以及该高电压电晶体的该栅极绝缘层实质 具有相同的厚度。6. 根据权利要求5的所述半导体结构，其中，该高电压电晶体的该栅极绝缘层更包含 一层介于该栅极绝缘层排列与该高电压电晶体的该有源区之间的电介材料。7. 根据权利要求6所述的半导体结构，其更包含多个低电压电晶体，各该多个低电压 电晶体皆包含有源区、设于该有源区上面的栅极电极、以及包括含一或多个子层的栅极绝 缘层排列的栅极绝缘层，其中，各该子层在该分离栅极非易失性记忆体单元的该选择栅极 绝缘层的该栅极绝缘层排列、和该高电压电晶体的该栅极绝缘层中都有对应子层，并且其 中，该低电压电晶体的该栅极电极、该分离栅极非易失性记忆体单元的该选择栅极电极、和 该高电压电晶体的该栅极电极是至少部分由所述相同材料构成。8. 根据权利要求7所述的半导体结构，其中，该多个低电压电晶体包含核心电晶体以 及输入/输出电晶体。9. 根据权利要求8所述的半导体结构，其中，该非易失性记忆体堆迭实质无设于该选 择栅极电极与该控制栅极电极之间的部分。10. 根据权利要求9所述的半导体结构，其中，安排于该栅极绝缘层排列与该高电压电 晶体的该有源区之间的该层电介材料是由二氧化硅构成。11. 根据权利要求10所述的半导体结构，其中，该选择栅极电极包含设置毗连于该控 制栅极电极的第一部位、以及设于该控制栅极电极上面的第二部位。12. -种方法，其包含： 提供半导体结构； 在该半导体结构中形成第一井区； 在该半导体结构中形成第二井区； 在该第一井区上面形成非易失性记忆体堆迭和控制栅极电极； 于形成该非易失性记忆体堆迭和该控制栅极电极后，在该半导体结构上方形成一或多 个电气绝缘层，其中，该一或多个电气绝缘层的至少一者包含高k电介材料； 于形成该一或多个电气绝缘层后，在该半导体结构上方形成一或多个导电层，其中，该 一或多个导电层的至少一者包含金属； 形成选择栅极绝缘层和选择栅极电极，至少部分设于该第一井区上面毗连于该非易失 性记忆体堆迭；以及 在该第二井区上面形成电晶体栅极绝缘层和电晶体栅极电极； 其中，该选择栅极绝缘层和该电晶...

【专利技术属性】
技术研发人员：I·L·拉赛特斯基，R·V·本塔姆，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛;KY