一种半导体叠层封装结构制造技术

本发明专利技术提供了一种半导体叠层封装结构,包括至少两层芯片，其特征在于：除最上层芯片外，各芯片上具有凸点2，芯片呈堆叠排列，上层芯片不覆盖下层芯片上的凸点2；除最上层芯片外，各层芯片的上方的空白区域涂覆有树脂材料6；所述树脂材料6不完全覆盖芯片上的凸点；树脂材料上有导电材料。该新的封装结构及工艺不仅降低的芯片堆叠封装的高度，特别是顶层芯片封装的高度，有利于节约后续产品的空间，同时，本封装方法工艺成熟，节省了封装的耗材，操作简便。另一方面，封装后凸点之间的导电面积增大，电性能更加稳定优异，延长了封装产品的使用寿命。

【技术实现步骤摘要】

本专利技术涉及一种半导体封装结构，确切的说是一种半导体芯片堆叠的封装结构。
技术介绍
近年来，叠层芯片封装逐渐成为技术发展的主流。叠层芯片封装技术，简称3D封装，是指在不改变封装体尺寸的前提下，在同一个封装体内于垂直方向叠放两个以上芯片的封装技术，它起源于快闪存储器(NOR/NAND)及SDRAM的叠层封装。叠层芯片封装技术对于无线通讯器件、便携器件及存储卡来讲是最理想的系统解决方案。近年来，手机、PDA、电脑、通讯、数码等消费产品的技术发展非常快，此行业的迅猛发展需要大容量、多功能、小尺寸、低成本的存储器、DSP、ASIC、RF、MEMS等各种半导体器件，叠层芯片技术因此也得到了蓬勃发展。芯片叠层封装(stacked die package)核心是将相同尺寸或是不同尺寸的芯片进行堆叠，并将芯片功能区通过打线的方式进行连接。使用堆叠封装技术的存储器，相较于没有使用堆叠技术的存储器，拥有两倍以上的存储容量。此外，使用堆叠封装技术更可以有效地利用芯片的面积，多应用与大存储空间的U盘、SD卡等方面。附图1示出了现有技术中两种常见的叠层封装形式，其中，左图为芯片尺寸相同堆叠，右图为芯片尺寸不同堆叠。然而，传统的叠层封装技术最顶层的芯片需要进行处理，同时整体需要通过打线工艺来实现，封装高度较高。例如在附图1中，在叠层封装中，包括多个叠层排列的芯片1，以及连接各芯片1之间的金线11，最上层芯片需要与次下层芯片通过金线连接。现有技术中存在多种实现叠层封装的技术，但都存在缺陷。例如，通过TSV(through silicon via)的技术，是通过在芯片和芯片之间、晶圆和晶圆之间制作垂直导通，实现芯片之间互连，如专利US8637353。该技术核心是孔的蚀刻，不过工艺不成熟，从刻蚀填充到通孔热应力的处理都存在一些技术问题。又例如专利US8450857，其通过TMV(through molding via)在塑封层形成通孔进行堆叠。但其封装的厚度较高。三星公司提出激光通孔实现，但没有具体实现的案例，与TVS一样后面通孔的处理工艺不成熟。又例如近年来受到关注的POP(packageon package)封装，只实现芯片堆叠，并未解决顶层芯片的高度问题。综上所述，传统的叠层封装技术不能进一步降低芯片封装后的厚度，特别是最顶层的芯片的封装高度。
技术实现思路
为克服现有技术中存在的上述问题，本专利技术提供了一种半导体叠层封装结构,包括至少两层芯片，其特征在于：除最上层芯片外，各芯片上具有凸点2，芯片呈堆叠排列，上层芯片不覆盖下层芯片上的凸点2；除最上层芯片外，各层芯片的上方的空白区域涂覆有树脂材料6；所述树脂材料6不完全覆盖芯片上的凸点；树脂材料上有导电材料。除最上层芯片外，各芯片的凸点露出部分与导电材料接触；最上层芯片的功能区域直接与导电材料接触。上层芯片与下层芯片之间通过芯片贴合材料(4)粘贴。最底层芯片通过粘合材料粘合在框架底座(5)上。设上层芯片的上角位置为A点，下层芯片的上角位置为B点，上层芯片的高度为d1，上层芯片与下层芯片的错位距离为h1，下层芯片的凸点(2)与该芯片侧端的距离为h2，即凸点在下层芯片上的投影的圆心与靠近下层芯片一侧的侧端的距离为h2，凸点的高度为d2，或者凸点和金属垫的高度为d2，凸点顶面和芯片侧面的导电材料为导电膜；或者凸点顶面和芯片侧面的导电材料为涂敷的导电材料；或者凸点顶面的导电材料为导电膜，芯片侧面的导电材料为涂敷的导电材料；或者凸点顶面的导电材料为涂敷的导电材料，芯片侧面的导电材料为导电膜。可选地，所述凸点与芯片之间有一金属垫。与现有技术相比，本专利技术的有益效果是：该新的封装结构及工艺不仅降低的芯片堆叠封装的高度，特别是顶层芯片封装的高度，有利于节约后续产品的空间，同时，本封装方法工艺成熟，节省了封装的耗材，操作简便。另一方面，封装后凸点之间的导电面积增大，电性能更加稳定优异，延长了封装产品的使用寿命。附图说明图1为现有技术中叠层封装的示意图图2为本专利技术在芯片上形成凸点的示意图图3为本专利技术在芯片上形成凸点的第二示意图图4为本专利技术两层芯片之间粘合的示意图图5为本专利技术各层芯片之间粘合的示意图图6为本专利技术在芯片上涂覆树脂材料的示意图图7为本专利技术在芯片侧面涂覆树脂材料的立体示意图图8a为本专利技术在芯片上面和侧面涂覆树脂材料的施加模具的示意图图8b为本专利技术在芯片上面和侧面涂覆树脂材料的施加模具的第二示意图图9为本专利技术对芯片侧面进行打磨或抛光后的示意图图10为本专利技术上层芯片、凸点的位置关系图图11为本专利技术优选的上层芯片、凸点的位置关系图图12为本专利技术在树脂材料表面涂敷导电材料的示意图图13为本专利技术对称封装时涂敷导电材料的示意图图14为本专利技术在芯片上面和侧面涂覆树脂材料的施加模具的第三示意图图15为在图14的基础上填充树脂材料后的示意图图16为在图15的基础上进行树脂材料减薄薄或抛光后的示意图图17为芯片堆叠示意图图18为在图17的基础上涂敷导电材料的示意图图19为对芯片侧面进行涂敷导电材料的示意图图20为本专利技术半导体叠层封装结构的示意图图21为本专利技术半导体叠层封装结构的第二示意图图22为本专利技术半导体叠层封装结构塑封后的示意图图23为本专利技术半导体叠层封装结构塑封后的第二示意图具体实施方式以下结合附图和实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本专利技术，并不用于限定本专利技术。在本专利技术的第一实施方式中，提供了一种半导体叠层封装方法。该方法包括以下步骤：在芯片上形成凸点。如附图2所示，在芯片1上形成凸点2。在另一种情形下，如图3所示，所述凸点2与芯片之间有一金属垫3(UBM)，优选地，所述金属垫3为铝垫。金属垫3可作为凸点2的基底。凸点3的形成可用传统印刷电镀等方法形成，不同工艺下凸点的高度略有差异，但不影响本专利技术下述步骤的实施。将芯片进行堆叠，各层芯片之间通过芯片贴合材料粘贴。如图4所示，上层芯片与下层芯片之间有一贴合材料层4，所述贴合材料可以是环氧树脂薄膜。通过粘合材料4将上层芯片粘贴到下层芯片上。堆叠时，上层芯片不覆盖下层芯片上的凸点2。图5示出了本专利技术更为通用的实施方式。在图5中示出了包含N层芯片的叠层封装方式，最底层芯片1通过粘合材料粘合在框架底座5上，第二层芯片(途中未示出)通过粘合材料粘贴在最底层芯片1上本文档来自技高网...

【技术保护点】
一种半导体叠层封装结构,包括至少两层芯片，其特征在于：除最上层芯片外，各芯片上具有凸点(2)，芯片呈堆叠排列，上层芯片不覆盖下层芯片上的凸点(2)；除最上层芯片外，各层芯片的上方的空白区域涂覆有树脂材料(6)；所述树脂材料(6)不完全覆盖芯片上的凸点(2)；树脂材料(6)上有导电材料(7)。

【技术特征摘要】
1.一种半导体叠层封装结构,包括至少两层芯片，其特征在于：除最上层芯
片外，各芯片上具有凸点(2)，芯片呈堆叠排列，上层芯片不覆盖下层芯片上的
凸点(2)；除最上层芯片外，各层芯片的上方的空白区域涂覆有树脂材料(6)；所
述树脂材料(6)不完全覆盖芯片上的凸点(2)；树脂材料(6)上有导电材料(7)。
2.如权利要求1所述的半导体叠层封装结构，其特征在于：除最上层芯片外，
各芯片的凸点露出部分与导电材料(7)接触；最上层芯片的功能区域直接与导电
材料(7)接触。
3.如权利要求2所述的半导体叠层封装结构，其特征在于：上层芯片与下层
芯片之间通过芯片贴合材料(4)粘贴。
4.如权利要求3所述的半导体叠层封装结构，其特征在于：最底层芯片通过
粘合材料粘合在框架底座(5)上。
5.如权利要求4所述的半导体叠层封装结构，其特征在于：设上层芯片的上
角位置为A点，下层芯片的上角位置为B点，...

【专利技术属性】
技术研发人员：石磊，
申请(专利权)人：南通富士通微电子股份有限公司，
类型：发明
国别省市：江苏;32