一种半导体叠层封装结构制造技术

本发明专利技术提供了一种半导体叠层封装结构,包括至少两层芯片，其特征在于：除最上层芯片外，各芯片上具有凸点2，芯片呈堆叠排列，上层芯片不覆盖下层芯片上的凸点2；除最上层芯片外，各层芯片的上方的空白区域涂覆有树脂材料6；所述树脂材料6不完全覆盖芯片上的凸点；树脂材料上有导电材料。该新的封装结构及工艺不仅降低的芯片堆叠封装的高度，特别是顶层芯片封装的高度，有利于节约后续产品的空间，同时，本封装方法工艺成熟，节省了封装的耗材，操作简便。另一方面，封装后凸点之间的导电面积增大，电性能更加稳定优异，延长了封装产品的使用寿命。

【技术实现步骤摘要】

本专利技术涉及一种半导体封装结构，确切的说是一种半导体芯片堆叠的封装结构。
技术介绍
近年来，叠层芯片封装逐渐成为技术发展的主流。叠层芯片封装技术，简称3D封装，是指在不改变封装体尺寸的前提下，在同一个封装体内于垂直方向叠放两个以上芯片的封装技术，它起源于快闪存储器(NOR/NAND)及SDRAM的叠层封装。叠层芯片封装技术对于无线通讯器件、便携器件及存储卡来讲是最理想的系统解决方案。近年来，手机、PDA、电脑、通讯、数码等消费产品的技术发展非常快，此行业的迅猛发展需要大容量、多功能、小尺寸、低成本的存储器、DSP、ASIC、RF、MEMS等各种半导体器件，叠层芯片技术因此也得到了蓬勃发展。芯片叠层封装(stacked die package)核心是将相同尺寸或是不同尺寸的芯片进行堆叠，并将芯片功能区通过打线的方式进行连接。使用堆叠封装技术的存储器，相较于没有使用堆叠技术的存储器，拥有两倍以上的存储容量。此外，使用堆叠封装技术更可以有效地利用芯片的面积，多应用与大存储空间本文档来自技高网...

【技术保护点】
一种半导体叠层封装结构,包括至少两层芯片，其特征在于：除最上层芯片外，各芯片上具有凸点(2)，芯片呈堆叠排列，上层芯片不覆盖下层芯片上的凸点(2)；除最上层芯片外，各层芯片的上方的空白区域涂覆有树脂材料(6)；所述树脂材料(6)不完全覆盖芯片上的凸点(2)；树脂材料(6)上有导电材料(7)。

【技术特征摘要】
1.一种半导体叠层封装结构,包括至少两层芯片，其特征在于：除最上层芯
片外，各芯片上具有凸点(2)，芯片呈堆叠排列，上层芯片不覆盖下层芯片上的
凸点(2)；除最上层芯片外，各层芯片的上方的空白区域涂覆有树脂材料(6)；所
述树脂材料(6)不完全覆盖芯片上的凸点(2)；树脂材料(6)上有导电材料(7)。
2.如权利要求1所述的半导体叠层封装结构，其特征在于：除最上层芯片外，
各芯片的凸点露出部分与导电材料(7)接触；最上层芯片的功能区域直接与导电
材料(7)接触。
3.如权利要求2所述的半导体叠层封装结构，其特征在于：上层芯片与下层
芯片之间通过芯片贴合材料(4)粘贴。
4.如权利要求3所述的半导体叠层封装结构，其特征在于：最底层芯片通过
粘合材料粘合在框架底座(5)上。
5.如权利要求4所述的半导体叠层封装结构，其特征在于：设上层芯片的上
角位置为A点，下层芯片的上角位置为B点，...

【专利技术属性】
技术研发人员：石磊，
申请(专利权)人：南通富士通微电子股份有限公司，
类型：发明
国别省市：江苏;32