多芯片器件制造技术

一种多芯片器件，包括布置在第一载体上的第一半导体芯片和布置在第二载体上的第二半导体芯片。所述多芯片器件进一步包括将所述第一半导体芯片与所述第二半导体芯片电耦合的导电元件。所述导电元件包括第一暴露接触区域。

【技术实现步骤摘要】
多芯片器件
本公开涉及多芯片器件以及用于制造多芯片器件的方法。
技术介绍
电子器件可以包括相互电连接的多个半导体芯片。必须不断改进这样的多芯片器件以及用于制造多芯片器件的方法。可能期望改进多芯片器件的性能和质量。特别是，可能期望提高集成密度并改进多芯片器件的热管理。
技术实现思路
根据多芯片器件的一个实施例，多芯片器件包括布置在第一载体上的第一半导体芯片，布置在第二载体上的第二半导体芯片，以及将第一半导体芯片与第二半导体芯片电耦合的导电元件。所述导电元件包括第一暴露接触区域。根据多芯片器件的另一个实施例，多芯片器件包括第一半导体芯片，第二半导体芯片，和包括第一端部区段、第二端部区段和第三端部区段的T形导电元件。第一端部区段与第一半导体芯片电耦合。第二端部区段与第二半导体芯片电耦合。第三端部区段包括暴露接触区域。根据多芯片器件的又一个实施例，多芯片器件包括第一半导体芯片，第二半导体芯片，以及包括第一部分和与所述第一部分基本上垂直的第二部分的L形导电元件。所述第一部分将第一半导体芯片与第二半导体芯片电耦合。所述第二部分包括暴露接触区域。本领域技术人员在阅读下文的详细描述时和查看附图时，将认识到附加特征和优点。附图说明包括附图以提供对各方面的进一步理解，以及将附图并入本说明书中并构成本说明书的一部分。附图图示了各方面，并与描述一起用于解释各方面的原理。其他方面和各方面的许多预期优点在通过参考下文的详细描述使它们变得更好理解时，将被容易地理解。附图的元素相对于彼此不一定是按比例。相同的附图标记可以指定对应的相似部分。图1示意性图示出根据一个实施例的多芯片器件的截面视图。图2示意性图示出根据另一个实施例的多芯片器件的截面视图。图3示意性图示出根据又一个实施例的多芯片器件的截面视图。图4A和4B示意性图示出根据一个实施例的用于制造多芯片器件的方法的相应截面视图。图5A到5D示意性图示出根据另一个实施例的用于制造多芯片器件的方法的相应截面视图。图6示意性图示出根据一个实施例的多芯片器件的截面视图。图7示意性图示出根据另一个实施例的多芯片器件的截面视图。图8图示出半桥电路的示意图。具体实施方式在下文的详细描述中，对形成其一部分的附图进行参考，并且在附图中通过图示方式示出其中可以实践本公开的具体方面。在这方面，方向性术语，例如“顶部”、“底部”、“前面”、“后面”等等，可以参照被描述的附图的取向来使用。因为所描述的器件的部件可以被放置在多个不同的方向上，方向性术语可以被用于说明的目的而决不是限制性的。要以理解的是，在不背离本公开的范围的情况下可以利用其他方面并且可以进行结构上或逻辑上的改变。因此，下文的详细描述不以限制意义来进行，并且本公开的范围由所附权利要求所限定。如本说明书中所采用的，术语“耦合的”和/或“电耦合的”，不意指元件必须被直接耦合在一起。介入元件可以被提供在“耦合的”或“电耦合的”元件之间。本文描述了器件和用于制造此类器件的方法。要理解的是，连同所描述器件做出的注解也可以适用于对应的方法，反之亦然。例如，如果描述了器件的具体部件，则用于制造器件的对应方法可以包括以合适方式提供该部件的动作，即使附图中没有明确地描述或图示出这种动作。此外，要理解的是，本文描述的各种示例性方面的特征可以相互组合，除非另外具体指出。本文所描述的器件可以包括一个或多个半导体芯片。半导体芯片可以是不同类型的，并且可以由不同技术来制造。例如，半导体芯片可以包括集成的电学、光电或机电电路，或无源元件。集成电路可以被设计为逻辑集成电路、模拟集成电路、混合信号集成电路、功率集成电路、存储器电路、集成无源元件，或者微机电系统，该微机电系统可以包括微机电结构，例如桥接器（bridge）、薄膜或舌结构。半导体芯片不需要由特定的半导体材料来制造，例如，Si、SiC、SiGe、GaAs，并且此外可以包含并非半导体的无机和/或有机材料，例如绝缘体、塑料或金属。此外，半导体芯片可以是封装或非封装的。特别地，半导体芯片可以包括一个或多个功率半导体。半导体芯片（或功率半导体芯片）可以具有垂直结构，即，半导体芯片可以被制作为使得电流可以在垂直于半导体芯片的主面的方向上流动。具有垂直结构的半导体芯片可以在其两个主面上具有电极，即，在其顶侧和底侧上。特别地，功率半导体芯片可以具有垂直结构，并且在两个主面上都可以具有负载电极。例如，垂直功率半导体芯片可以被配置为功率MOSFET（金属氧化物半导体场效应晶体管）、IGBT（绝缘栅双极型晶体管）、JFET（结型栅场效应晶体管）、超结器件、功率双极型晶体管，等等。功率MOSFET的源极电极和栅极电极可以位于一个面上，而功率MOSFET的漏极电极可以被布置在另一个面上。此外，本文所描述的器件可以包括集成电路，以控制功率半导体芯片的集成电路。半导体芯片可以具有接触垫（或接触元件或接触端子或接触电极），其可以允许与包括在半导体芯片中的集成电路一起构成电接触。对于功率半导体芯片的情况，接触垫可以对应于栅极电极、源极电极、或漏极电极。接触垫可以包括可以被施加到半导体材料的一个或多个金属层。金属层可以用任何期望的几何形状和任何期望的材料成份来制造。任何期望的金属或金属合金，例如铝、钛、金、银、铜、钯、铂、镍、铬、和镍钒中至少一种，可以被用作所述材料。金属层不需要是均一的或仅由一种材料制造，即，在金属层中包含各种成份和浓度的材料是可能的。本文所描述的器件可以包括其上方（或者其上）布置了半导体芯片的载体。该器件不被限制于仅包括一个单个载体，而是可以包括多个载体。此外，该器件的半导体芯片可以不是排他地仅被布置在一个载体上方（或之上），而是还可以被布置在多个载体上方（或之上）。载体可以由金属、合金、电介质、塑料、陶瓷或其组合来制造。载体可具有均一的结构，但也可以提供如具有电学再分布功能的导通路径的内部结构。此外，载体的覆盖区（footprint）可以取决于布置在载体上的半导体芯片的数量和覆盖区。也就是说，载体可以尤其包括配置成承载半导体芯片的安装区域。用于载体的示例是管芯垫（diepad）、包括管芯垫的引线框架，或者包括一个或多个再分布层的陶瓷基板。在一个示例中，载体可以包括可以具有任何形状、尺寸和材料的引线框架。引线框架可以被构造为使得管芯垫（或芯片岛区（chipisland））和引线被形成。在制作器件期间，管芯垫和引线可以被相互连接。管芯垫和引线还可以由一块构成。管芯垫和引线可以在制作过程中以将一些管芯垫与引线分离的目的通过连接手段而在相互之间连接。这里，将管芯垫与引线分离可以通过机械锯切、激光束、切割、冲压、碾磨、蚀刻、和任何其他合适的技术中的至少一种来执行。引线框架可以是导电的。例如，其可以完全由金属和/或金属合金来制作，尤其是由铜、铜合金、镍、铁镍、铝、铝合金、钢、不锈钢、和其他合适的材料中的至少一种来制作。引线框架可镀有导电材料，例如铜、银、钯、金、镍、铁镍、和镍磷中的至少一种。引线框架则还可以被称为“预镀引线框架”。要注意的是，尽管引线框架可以是导电的，但管芯垫的任意选择可以是相互电绝缘的。本文所描述的器件可以包括导电元件。例如，导电元件可以被配置成将第一半导体芯片与第二半导体芯片电连接，或者被配置成在半导体芯片和布本文档来自技高网...

【技术保护点】
一种多芯片器件，包括：第一半导体芯片，其被布置在第一载体上；第二半导体芯片，其被布置在第二载体上；以及导电元件，其将所述第一半导体芯片与所述第二半导体芯片电耦合，其中所述导电元件包括第一暴露接触区域。

【技术特征摘要】
2013.07.12 US 13/9405771.一种多芯片器件，包括：第一半导体芯片，其被布置在第一载体上；第二半导体芯片，其被布置在第二载体上；以及导电元件，其将所述第一半导体芯片与所述第二半导体芯片电耦合，其中所述导电元件包括第一暴露接触区域。2.权利要求1的多芯片器件，其中所述导电元件包括接触夹片和第一引线框架的一部分中的至少一个。3.权利要求1的多芯片器件，其中，所述第一暴露接触区域被配置成在所述导电元件和所述多芯片器件外部的部件之间提供电耦合。4.权利要求1的多芯片器件，其中，所述导电元件包括第一部分和与所述第一部分基本上垂直的第二部分，其中，所述第一部分将所述第一半导体芯片与所述第二半导体芯片电耦合，并且其中，所述第二部分的端部区段包括第一暴露接触区域。5.权利要求1的多芯片器件，其中，所述导电元件是U型、T形或L形。6.权利要求1的多芯片器件，其中所述第一载体与所述第二载体电绝缘。7.权利要求1的多芯片器件，进一步包括：引线框架，其包括所述第一载体和所述第二载体。8.权利要求1的多芯片器件，其中，所述第一暴露接触区域基本上被布置在所述第一载体和所述第二载体之间。9.权利要求1的多芯片器件，其中，所述第一暴露接触区域与所述第一载体的表面和所述第二载体的表面中的至少一个共面。10.权利要求1的多芯片器件，进一步包括：至少部分地封装所述导电元件的封装材料。11.权利要求10的多芯片器件，其中，所述第一暴露接触区域与所述封装材料的表面共面。12.权利要求1的多芯片器件，其中所述第一半导体芯片...

【专利技术属性】
技术研发人员：K·侯赛因，J·马勒，I·尼基廷，
申请(专利权)人：英飞凌科技奥地利有限公司，
类型：发明
国别省市：奥地利;AT