一种半导体器件及其制作方法技术

本发明专利技术公开了一种制作半导体器件的方法，包括下列步骤，提供半导体衬底；在所述半导体衬底上依次形成第一硬掩膜层和第二硬掩膜层；图案化所述第一硬掩膜层和所述第二硬掩膜层，以形成开口；在所述开口中形成外延层；去除所述第二硬掩膜层，在露出的所述外延层的顶部和侧面上形成栅极介电层；在图案化的所述第一硬掩膜层和所述栅极介电层上形成栅极材料层；图案化所述栅极材料层和所述第一硬掩膜层，以形成环绕所述外延层的栅极。根据本发明专利技术提出的制作半导体器件的方法，以解决SRAM形成共享接触孔所引起的漏电问题。同时，获得性能较高的半导体器件和横向扩散金属氧化物半导体器件（LDMOS）的高击穿电压。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，尤其涉及。
技术介绍
随着微电子技术的不断发展，存储器呈现出高集成度、快速、低功耗的发展趋势。SRAM (Static Random Access Memory,静态随机存储器)是任何一个半导体逻辑制程中不可缺少的部分，由于SRAM不需要刷新电路即能保存它内部存储的数据。而DRAM (DynamicRandom Access Memory,动态随机存储器)每隔一段时间，要刷新充电一次,否则内部的数据即会消失，因此SRAM具有较高的性能。SRAM近年来得到了长足的发展，作为半导体存储器中的一类重要产品，在计算机、通信、多媒体等高速数据交换系统中得到了广泛的应用。 但是SRAM集成度较低，与相同容量的DRAM相比，需要很大的体积，因此，SRAM的一个重要指标就是其面积。为了节约面积，目前90nm以下工艺代中，基本都采用如图1所示的SRAM的结构。图1为SRAM单元的版图100，包括有源区101、多晶硅栅102、和接触孔103这三个层次，为了节约面积，90nm以下工艺代中，都采用了共享接触孔(share contact)这一技术，通过缩短连线以达到节约面积的目的。共享接触孔104与普通接触孔103的大小不同，且为长方形，把多晶硅栅102和有源区100直接相连。 形成共享接触孔的具体工艺为:如图2A所示，在半导体衬底200上的多晶硅栅201两侧的部分有源区上，覆盖有侧墙202，侧墙通常为氮化硅；侧墙外侧有源区由注入形成重掺杂区域204;侧墙下面的有源区由注入形成轻掺杂区域203;多晶硅栅201、侧墙202、以及有源区之上覆盖有接触孔刻蚀停止层和层间介质205，接触孔刻蚀停止层通常为氮化硅薄膜；接下来进行接触孔刻蚀，以及钨填充和钨平坦化工艺，形成共享接触孔206。共享接触孔虽然可以节省SRAM的面积，但会带来工艺上的问题。沿图1中切线(箭头)做截面图对所带来的问题进行解释，截面如图2B所示。图2为形成共享接触孔的截面图。如果工艺未进行优化，则侧墙202会被完全刻蚀掉，共享接触孔206会停在轻掺杂区域203之上，由于轻掺杂区域203结深较浅，从而很容易引起漏电的问题。同时，由于多晶硅到有源区或者半导体衬底阶梯高度较高，在形成共享接触孔的刻蚀过程中多晶硅和侧墙损耗的较多。提高刻蚀选择性可以缓解这些问题但不能从根本上解决这些问题。 因此，需要一种新的制作半导体器件的方法，以解决SRAM形成共享接触孔所引起的漏电问题。同时，获得性能较高的半导体器件和横向扩散金属氧化物半导体器件(LDMOS)的高击穿电压。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。 为了解决现有技术中存在的问题，本专利技术提出了一种制作半导体器件的方法，包括下列步骤，提供半导体衬底；在所述半导体衬底上依次形成第一硬掩膜层和第二硬掩膜层；图案化所述第一硬掩膜层和所述第二硬掩膜层，以形成开口 ；在所述开口中形成外延层；去除所述第二硬掩膜层；在露出的所述外延层的顶部和侧面上形成栅极介电层；在图案化的所述第一硬掩膜层和所述栅极介电层上形成栅极材料层；图案化所述栅极材料层和所述第一硬掩膜层，以形成环绕所述外延层的栅极。 优选地，图案化所述栅极材料层和所述第一硬掩膜层，以形成环绕所述外延层的栅极的步骤中，所述第一硬掩膜层部分被去除。 优选地，所述第一硬掩膜层材料为二氧化硅、所述第二硬掩膜层材料为氮化硅。 优选地，所述外延层的材料为硅或锗化硅。 优选地，还包括在形成所述外延层之后采用化学机械研磨处理所述外延层，以使所述外延层的顶部和第二硬掩膜层的顶部齐平的步骤。 优选地，采用热氧化法在所述外延层的顶部和侧面上形成所述栅极介电层。 优选地，所述半导体衬底为硅。 优选地，在形成所述栅极之后，所述方法还包括以下步骤: 执行LDD离子注入； 在所述栅极结构的侧壁上形成间隙壁； 执行离子注入，在所述栅极结构两侧形成源漏区并进行退火。 本专利技术还提出了一种半导体器件，包括:半导体衬底；位于所述半导体衬底上的用作沟道区的外延层；位于所述外延层顶部和侧面上的栅极介电层；位于所述栅极介电层的顶部和侧面上环绕所述外延层的栅极，。 优选地，还包括位于所述半导体衬底和所述栅极之间的绝缘层。 优选地，所述沟道包括垂直沟道部分和水平沟道部分。 [0021 ] 优选地，还包括位于所述栅极两侧的间隙壁。 优选地，还包括位于所述绝缘层下方的所述半导体衬底中的LDD区域。 优选地，所述外延层材料为硅，所述绝缘层材料为二氧化硅。 优选地，所述半导体衬底为硅。 综上所示，在本专利技术所述半导体器件以及制备方法中，避免现有技术中，在形成共享接触孔时产生的多晶硅和侧墙损耗的问题，同时，避免了由于栅极间隙壁下方的结深较浅引起的漏电的问题。相对于现有的栅极结构扩大了沟道区域面积，在沟道控制以及降低浅沟道效应等方面具有更加优越的性能，在间隙壁下方的轻掺杂区域结深相对于现有栅极结构中的轻掺杂区域结深变深，而且整个工艺过程和现有工艺完全兼容，因此过程更加简单，降低了工艺成本。 【附图说明】 本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。在附图中， 图1为根据现有技术制作的SRAM单元的版图； 图2A-2B为根据现有技术制作SRAM单元接触孔刻蚀后的截面图； 图3A-3J为根据本专利技术一个实施方式制作栅极结构的相关步骤所获得的器件的首丨J视图; 图4A为根据本专利技术制作的栅极结构的截面图； 图4B为根据现有技术制作的栅极结构的截面图； 图5为根据本专利技术一个实施方式制作栅极结构的工艺流程图。 【具体实施方式】 在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。 为了彻底了解本专利技术，将在下列的描述中提出详细的步骤，以便说明本专利技术提出了一种新的制作半导体器件的方法，以解决SRAM形成共享接触孔所引起的漏电问题。显然本专利技术的较佳实施例详细的描述如下，然而去除这些详细描述外，本专利技术还可以具有其他实施方式。 现在，将参照附图更详细地描述根据本专利技术的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本专利技术的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。 下面结合附图3A-3J对本专利技术的【具体实施方式】做详细的说明。参照图3A至图3J，示出根据本专利技术一个方面的实施例的相关步骤的剖视图。 如图3A所示，提供半导体衬底300，在所述半导本文档来自技高网...

【技术保护点】
一种制作半导体器件的方法，包括：提供半导体衬底；在所述半导体衬底上依次形成第一硬掩膜层和第二硬掩膜层；图案化所述第一硬掩膜层和所述第二硬掩膜层，以形成开口；在所述开口中形成外延层；去除所述第二硬掩膜层；在露出的所述外延层的顶部和侧面上形成栅极介电层；在图案化的所述第一硬掩膜层和所述栅极介电层上形成栅极材料层；图案化所述栅极材料层和所述第一硬掩膜层，以形成环绕所述外延层的栅极。

【技术特征摘要】
1.一种制作半导体器件的方法，包括: 提供半导体衬底； 在所述半导体衬底上依次形成第一硬掩膜层和第二硬掩膜层； 图案化所述第一硬掩膜层和所述第二硬掩膜层，以形成开口 ； 在所述开口中形成外延层； 去除所述第二硬掩膜层； 在露出的所述外延层的顶部和侧面上形成栅极介电层； 在图案化的所述第一硬掩膜层和所述栅极介电层上形成栅极材料层； 图案化所述栅极材料层和所述第一硬掩膜层，以形成环绕所述外延层的栅极。2.如权利要求1所述的方法，其特征在于，图案化所述栅极材料层和所述第一硬掩膜层，以形成环绕所述外延层的栅极的步骤中，所述第一硬掩膜层部分被去除。3.如权利要求1所述的方法，其特征在于，所述第一硬掩膜层材料为二氧化硅、所述第二硬掩膜层材料为氮化硅。4.如权利要求1所述的方法，其特征在于，所述外延层的材料为硅或锗化硅。5.如权利要求1所述的方法，其特征在于，还包括在形成所述外延层之后采用化学机械研磨处理所述外延层，以使所述外延层的顶部和第二硬掩膜层的顶部齐平的步骤。6.如权利要求1所述的方法，其特征在于，采用热氧化法在所述外延层表面上形成所...

【专利技术属性】
技术研发人员：刘金华，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31