静态随机存取存储单元及其形成方法技术

一种静态随机存取存储单元，包括上拉晶体管、下拉晶体管以及传输晶体管，其特征在于，还包括：张应力膜，覆盖所述上拉晶体管和下拉晶体管；层间介质隔离层，覆盖所述张应力膜和传输晶体管。

【技术实现步骤摘要】
【专利摘要】一种。所述静态随机存取存储单元包括上拉晶体管、下拉晶体管以及传输晶体管，还包括：张应力膜，覆盖所述上拉晶体管和下拉晶体管；层间介质隔离层，覆盖所述张应力膜和传输晶体管。所述静态随机存取存储单元的形成方法包括：在半导体衬底上形成上拉晶体管、下拉晶体管以及传输晶体管；在所述上拉晶体管和下拉晶体管上形成张应力膜；在所述张应力膜和传输晶体管上形成层间介质隔离层。本专利技术技术方案提供的，能够提高静态随机存取存储单元的写入冗余度，减小静态随机存取存储单元的面积。【专利说明】
本专利技术涉及存储器
，特别涉及一种。
技术介绍
静态随机存取存储器(SRAM，Static Random Access Memory)是随机存取存储器的一种。所谓“静态”，是指这种存储器只要保持通电，里面储存的数据就可以恒常保持。相对之下，动态随机存取存储器(DRAM, Dynamic Random Access Memory)里面所储存的数据就需要周期性地更新。当电力供应停止时，静态随机存取存储器储存的数据还是会消失，这与在断电后还能储存资料的只读存储器(ROM, Read-Only Memory)或闪存(Flash Memory)是不同的。图1是现有的一种6T结构的静态随机存取存储单元的电路图。参考图1，所述静态随机存取存储单元包括:上拉晶体管PUl和TO2，下拉晶体管PDl和TO2，以及传输晶体管PGl和PG2。其中，所述上拉晶体管PUl和PU2为PMOS管，下拉晶体管PDl和TO2以及传输晶体管PGl和PG2为NMOS管。图1还示出了与所述静态随机存取存储单元连接的字线WL、电源线Vdd和Vss、位线BL和BLB，通过对所述字线WL、位线BL和BLB施加电压，可将数据写入节点NI和N2。写入冗余度(Write Margin)是衡量静态随机存取存储单元性能的一个重要参数。以图1所示的静态随机存取存储单元为例，假设在初始状态时，节点NI为高电位，对应存储的数据为“1”，节点N2为低电位，对应存储的数据为“0”，现需向节点NI写入数据“O”、向节点N2写入数据“I”。在写入数据前，位线BL被预充电至高电位，位线BLB被预充电至低电位。在开始写入数据时，对字线WL施加高电压，使传输晶体管PGl和PG2导通。由于在初始状态时节点N2为低电位，使上拉晶体管PU2导通、下拉晶体管PD2截止，因此，开始写入数时上拉晶体管PU2和传输晶体管PG2均处于非饱和导通状态，节点NI的电位不再是高电位，而是介于高电位和低电位之间的中间电位，所述中间电位的电位值由上拉晶体管PU2和传输晶体管PG2的等效电阻确定。为了完成数据写入，所述中间电位的电位值应小于一定数值，即传输晶体管PG2的等效电阻与上拉晶体管PU2的等效电阻的比值要小于一定数值。所述中间电位的电位值越低，所述静态随机存取存储单元的写入冗余度越大。随着半导体器件的不断缩小，应力对半导体器件性能的影响越来越大，其中，压应力(Compressive Stress)能够提高PMOS管的空穴迁移率,张应力(Tensile Stress)能够提高NMOS管的电子迁移率。因此，现有技术通过对静态随机存取存储单元中的上拉晶体管覆盖压应力膜、对静态随机存取存储单元中的下拉晶体管和传输晶体管覆盖张应力膜以改变静态随机存取存储单元的性能。然而，通过对静态随机存取存储单元中的晶体管覆盖应力膜以改变静态随机存取存储单元的性能，并没有增大静态随机存取存储单元的写入冗余度，现有的静态随机存取存储单元的写入冗余度较小。
技术实现思路
本专利技术解决的是静态随机存取存储单元的写入冗余度小的问题。为解决上述问题，本专利技术提供一种静态随机存取存储单元，包括上拉晶体管、下拉晶体管以及传输晶体管，还包括:张应力膜，覆盖所述上拉晶体管和下拉晶体管；层间介质隔离层，覆盖所述张应力膜和传输晶体管。可选的，所述上拉晶体管包括栅极区、源极区和漏极区，所述张应力膜覆盖所述上拉晶体管的栅极区以及至少部分源极区和漏极区；所述下拉晶体管包括栅极区、源极区和漏极区，所述张应力膜覆盖所述下拉晶体管的栅极区以及至少部分源极区和漏极区。可选的，所述张应力膜的材料为氧化硅、氮化硅和氮氧化硅中的一种或几种。可选的，所述张应力膜的厚度与所述下拉晶体管的栅极区的厚度之比为1/3至1/2。可选的，所述张应力膜的厚度与所述上拉晶体管的栅极区的厚度之比为1/3至1/2。可选的，所述张应力膜的厚度为40nm至250nm。可选的，所述上拉晶体管、下拉晶体管以及传输晶体管的数量均为两个。基于上述静态随机存取存储单元，本专利技术还提供一种静态随机存取存储单元的形成方法，包括:在半导体衬底上形成上拉晶体管、下拉晶体管以及传输晶体管；在所述上拉晶体管和下拉晶体管上形成张应力膜；在所述张应力膜和传输晶体管上形成层间介质隔离层。可选的，所述在半导体衬底上形成上拉晶体管、下拉晶体管以及传输晶体管包括:在所述半导体衬底内形成所述上拉晶体管的源极区和漏极区、下拉晶体管的源极区和漏极区以及传输晶体管的源极区和漏极区，在所述半导体衬底表面形成上拉晶体管的栅极区、下拉晶体管的栅极区以及传输晶体管的栅极区；所述在所述上拉晶体管和下拉晶体管上形成张应力膜包括:在所述上拉晶体管的栅极区以及至少部分源极区和漏极区形成张应力膜，在所述下拉晶体管的栅极区以及至少部分源极区和漏极区形成张应力膜。可选的，所述在所述上拉晶体管和下拉晶体管上形成张应力膜采用气相沉积工艺。与现有技术相比，本专利技术的技术方案具有以下优点:本专利技术技术方案提供的静态随机存取存储单元，上拉晶体管和下拉晶体管均覆盖张应力膜，传输晶体管不覆盖任何应力膜。所述上拉晶体管为PMOS管，在所述张应力膜产生的张应力作用下，PMOS管的载流子迁移率降低，所述上拉晶体管的等效电阻增大；而所述传输晶体管上未覆盖任何应力膜，载流子迁移率不变，所述传输晶体管的等效电阻与现有技术相比无变化。因此，提高了静态随机存取存储单元的写入冗余度。进一步，所述下拉晶体管为NMOS管，在所述张应力膜产生的张应力作用下，NMOS管的载流子迁移率提高，即所述下拉晶体管的载流子迁移率提高，而所述传输晶体管的载流子迁移率不变，使静态随机存取存储单元的噪声容限增大。静态随机存取存储单元的静态噪声容限与静态随机存取存储单元的单元比率正相关，静态随机存取存储单元的单元比率等于所述下拉晶体管的宽长比与所述传输晶体管的宽长比，因此，在静态随机存取存储单元的噪声容限增大时可以减小所述下拉晶体管的尺寸，从而减小静态随机存取存储单元的面积。【专利附图】【附图说明】图1是现有的一种6T结构的静态随机存取存储单元的电路图；图2是现有的静态随机存取存储单元的部分结构示意图；图3是现有的静态随机存取存储阵列的版图示意图；图4是本专利技术实施例的静态随机存取存储单元的部分结构示意图；图5是本专利技术实施例的静态随机存取存储阵列的版图示意图；图6?图7是本专利技术实施例的静态随机存取存储单元形成过程的结构示意图。【具体实施方式】正如
技术介绍
中所描述的，为了改变静态随机存取存储单元的性能，可以对静态随机存取存储单元中的上拉晶体管覆盖压应力膜、对静态随机存取存储单元中的下拉晶体管和传输晶体管覆盖张应力膜。以图本文档来自技高网...

【技术保护点】
一种静态随机存取存储单元，包括上拉晶体管、下拉晶体管以及传输晶体管，其特征在于，还包括：张应力膜，覆盖所述上拉晶体管和下拉晶体管；层间介质隔离层，覆盖所述张应力膜和传输晶体管。

【技术特征摘要】

【专利技术属性】
技术研发人员：胡剑，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：