三维叠层半导体结构及其制造方法技术

一种三维叠层半导体结构，包括：交错叠层的多层氧化层和多层导电层；至少一接触孔垂直于该多层氧化层和该多层导电层设置，且该接触孔延伸至该多层导电层其中之一；一导电物材料，填充于该接触孔内并与对应的该导电层连接；和一绝缘层，形成于该接触孔的两侧；其中，该接触孔所对应的该导电层的导电性高于其他导电层。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种，该三维叠层半导体结构包括：交错叠层的多层氧化层和多层导电层；至少一接触孔垂直于该多层氧化层和该多层导电层设置，且接触孔延伸至导电层其中之一；形成于接触孔两侧的一绝缘层；和填充于接触孔内并与对应的该导电层连接的一导电物材料；其中，接触孔所对应的该导电层包括一金属硅化物；金属硅化物可以形成于对应的导电层的边缘或全部。对应的导电层除了金属硅化物外可以部分地或全面地形成有一导电材料，以与导电物材料连接。其中，接触孔所对应的该导电层的导电性高于其他导电层。三维叠层半导体结构可应用于例如三维快闪存储器的一扇出区域。【专利说明】
本专利技术的实施例是有关于，且特别是有关于一种三维快闪存储器的一扇出区域的。
技术介绍
非易失性存储器元件在设计上有一个很大的特性是，当存储器元件失去或移除电源后仍能保存数据状态的完整性。目前业界已有许多不同型态的非易失性存储器元件被提出。不过相关业者仍不断研发新的设计或是结合现有技术，进行存储单元平面的叠层以达到具有更高储存容量的存储器结构。例如已有一些三维叠层与非门(NAND)型闪存结构被提出。随着元件尺寸的缩小，这些三维叠层闪存结构的阵列区域(array)中的栅极间距也随之缩短，以三维与非门(NAND)型结构为例,无需经过离子注入(ion implants),施加电压后也能于栅极之间自动形成结，即为三维叠层无结(junction-free)NAND。图1为一三维与非门(NAND)型闪存的局部示意图。NAND型闪存包括阵列区域11和扇出区域13。扇出区域(Fan-out region) 13中的三维叠层结构包括交错叠层的氧化层131和栅极材料-多晶硅层133，并有垂直于叠层结构的接触孔135与孔内填充的导电材以使各层的栅极外接。然而，在扇出区域13的三维叠层结构的多晶硅层133仍需经过离子注入工艺，以降低其阻值。如不降低多晶硅层133的阻值，会对该三维叠层闪存的读取速度造成严重的影响，而产生延迟甚至无法顺利操作的现象。目前既有方式是对扇出区域13里一层一层的多晶硅层133进行注入,十分耗费时间与制造成本。
技术实现思路
本专利技术是有关于一种三维叠层半导体结构及相关的制造方法，利用简单工艺即可降低结构阻值，加快应用元件如三维快闪存储器的读取速度，不但降低制造成本和缩短工艺时间，更使应用元件的整体具有稳定和更快速的操作性能。根据本专利技术的一实施例，提出一种三维叠层半导体结构，可应用于一三维快闪存储器的一扇出区域，该结构包括:交错叠层的多层氧化层和多层导电层；至少一接触孔垂直于该多层氧化层和该多层导电层设置，且接触孔延伸至导电层其中之一；形成于接触孔两侧的一绝缘层；和填充于接触孔内并与对应的该导电层连接的一导电物材料；其中，接触孔所对应的该导电层包括一金属硅化物。金属硅化物可以形成于对应的导电层的边缘或全部。一实施例中，对应的导电层除了金属硅化物外更部分地或全面地形成有一导电材料，且导电材料是与导电物材料连接。其中，接触孔所对应的该导电层的导电性高于其他导电层。根据本专利技术的一实施例，提出一种三维叠层半导体结构的制造方法，包括:形成交错叠层的多层氧化层和多层导电层；形成至少一接触孔垂直于该多层氧化层和该多层导电层，且该接触孔延伸至该多层导电层其中之一；形成一绝缘层于该接触孔的两侧；和形成一导电物材料于该接触孔内并与对应的该导电层连接；形成一金属硅化物于该接触孔所对应的该导电层的至少一部份，其中，接触孔所对应的该导电层的导电性高于其他导电层。实施例中，金属硅化物可以在形成接触孔及其两侧的绝缘层之前先形成，也可以在形成接触孔及其两侧的绝缘层之后才形成。为了对本专利技术的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下:【专利附图】【附图说明】图1为一 三维与非门(NAND)型闪存的局部示意图。图2为依照本专利技术实施例的一种三维叠层半导体结构的剖面示意图。图3A至图3G绘示的是如图2所示的三维叠层半导体结构的制造方法示意图。图4为依照本专利技术实施例的另一种三维叠层半导体结构的剖面示意图。图5为依照本专利技术实施例的再一种三维叠层半导体结构的剖面示意图。图6为依照本专利技术实施例的又一种三维叠层半导体结构的剖面示意图。【主要元件符号说明】2:三维叠层半导体结构11:阵列区域13:扇出区域131,231:氧化层133:多晶硅层135,235:接触孔2352:凹形空间233:导电层233c:空腔2331:底部2333:上部2335:中央部份236:绝缘层2361:主体部2363:环状绝缘部238:导电物材料239、239’、239”:导电材240、240’:金属硅化物Wl:宽度Dl:间距【具体实施方式】在此揭露内容的实施例中，是提出三维叠层半导体结构及相关的制造方法。实施例提出的三维叠层半导体结构，无需经过耗时和昂贵的多道离子注入工艺，即可降低结构阻值，特别是可降低操作电流通过的位线的阻值，大幅加快应用的三维快闪存储器的读取速度。因此，实施例透过快速的工艺步骤，不但具有低制造成本，更使应用存储器的整体具有稳定和更快速的操作性能。以下提出相关实施例，以详细说明本专利技术所提出的三维叠层半导体结构及其相关的制造方法。然而实施例中的叙述，如细部结构、工艺步骤和材料应用等等，仅为举例说明的用，并非对本专利技术欲保护的范围做限缩。再者，实施例可应用于一三维快闪存储器，如三维与非门(NAND)型快闪存储器的一扇出区域，但本专利技术并不以此应用为限。本专利技术的应用十分广泛，例如可应用于浮置栅极式(Floating gate memory)存储器、电荷捕捉式存储器(Charge trapping memory),亦可延伸至非易失性存储器和嵌入式存储器(EmbeddedMemory)的应用。图2为依照本专利技术实施例的一种三维叠层半导体结构的剖面示意图。请参考图1 ;图2例如是与图1中剖面线AA’相同剖面的一种实施例结构的剖面示意图。三维叠层半导体结构2包括交错叠层的多层氧化层(oxide layer) 231和多层导电层(gate layer) 233>至少一接触孔235垂直于该多层氧化层231和该多层导电层233、形成于接触孔235两侧的一绝缘层236、接触孔235内的导电材料、和至少形成于接触孔235所对应的该导电层的边缘的金属硅化物240。其中，接触孔235是依其应用结构的设计而延伸至该多层导电层233其中之一；如图2所示，接触孔235延伸至第二层导电层233而与之对应。接触孔235内填充一导电物材料238并与对应的导电层连接。实施例中，接触孔235所对应的导电层233的导电性高于其他导电层。导电层233材料例如是未掺杂的多晶娃(undoped polysilicon)。在此实施例中，各导电层233 (包括接触孔235所对应的第二层的导电层233)的边缘皆具有金属娃化物240 (silicide)、或是自对准金属娃化物(salicide)。虽然图2所绘示的金属硅化物240看来是在导电层233的左右两端，但实际上在导电层233的整个边缘皆会形成(可通过参考图1而了解)。金属硅化物240例如是硅化钴(cobaltsilicide)、鹤化钴(tungsten silicide)、本文档来自技高网...

【技术保护点】
一种三维叠层半导体结构，包括：交错叠层的多层氧化层和多层导电层；至少一接触孔垂直于该多层氧化层和该多层导电层设置，且该接触孔延伸至该多层导电层其中之一；一导电物材料，填充于该接触孔内并与对应的该导电层连接；和一绝缘层，形成于该接触孔的两侧；其中，该接触孔所对应的该导电层的导电性高于其他导电层。

【技术特征摘要】

【专利技术属性】
技术研发人员：赖二琨，施彦豪，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：