半导体器件及其制造方法技术

本发明专利技术公开了一种半导体器件及其制造方法，包括衬底、衬底上的栅极侧墙、衬底中的源漏区、以及栅极堆叠，其中，栅极堆叠包括栅极侧墙内侧衬底上的第一部分，以及在衬底中源漏区之间的沟道区内的第二部分。依照本发明专利技术的半导体器件及其制造方法，通过刻蚀沟道切断了源区漏区之间的漏电通道，减小了源漏穿通的风险，无需halo注入，从而避免了开启电流较小以及较大的源漏与衬底泄漏电流的负面影响。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种，包括衬底、衬底上的栅极侧墙、衬底中的源漏区、以及栅极堆叠，其中，栅极堆叠包括栅极侧墙内侧衬底上的第一部分，以及在衬底中源漏区之间的沟道区内的第二部分。依照本专利技术的，通过刻蚀沟道切断了源区漏区之间的漏电通道，减小了源漏穿通的风险，无需halo注入，从而避免了开启电流较小以及较大的源漏与衬底泄漏电流的负面影响。【专利说明】
本专利技术涉及一种，特别是涉及一种有效避免源漏穿通的新型。
技术介绍
为了延续摩尔定律，要求器件的特征尺寸不断的减小，但是随着器件特征尺寸的不断减小，将会导致出现有效沟道长度缩短，漏致势垒降低(将会导致关态电流比较大)等短沟道效应，这将严重影响器件的性能。此外，HKMG后栅工艺也被应用以提高器件性能。 由于沟道比较短，所以源漏区靠的比较近，这将会带来源漏穿通(punch though)的风险，为了避免这个风险，一般通过晕状(halo)注入防止出现punch through,但是在halo注入抑制punch though的同时将会带来一些副作用，比如开启电流降低，阈值电压漂移，源漏区与衬底的漏电增加等。同时halo工艺也比较复杂，需要多次优化工艺参数。
技术实现思路
由上所述，本专利技术的目的在于克服上述技术困难，提出一种创新性半导体及其制造方法，对沟道进行合适深度的刻蚀后，切断了源区漏区之间的漏电通道，所以不存在punch though的风险。同时由于不存在punch though的风险,所以不需要进行halo注入防止沟道串通，这就消除了因halo注入而带来的开启电流较小以及较大的源漏与衬底泄漏电流的负面影响。 为此，本专利技术提供了一种半导体器件制造方法，包括:在衬底上形成假栅极堆叠；在衬底中假栅极堆叠两侧形成源漏区；在衬底上形成层间介质层，覆盖源漏区和假栅极堆叠；去除假栅极堆叠，直至暴露衬底，在层间介质层中留下栅极沟槽；刻蚀衬底，在源漏区之间的沟道区中形成凹槽；在栅极沟槽和凹槽中填充栅极堆叠。 其中，形成源漏区的步骤进一步包括:对衬底轻掺杂注入，在假栅极堆叠两侧衬底中形成轻掺杂源漏区；在假栅极堆叠两侧衬底上形成栅极侧墙；对衬底重掺杂注入，在栅极侧墙两侧衬底中形成重掺杂源漏区。 其中，采用干法刻蚀和/或湿法刻蚀衬底以形成凹槽。 其中，湿法刻蚀的腐蚀液为TMAH。 其中，控制刻蚀工艺参数使得凹槽的截面形状包括以下之一及其组合:三角形、矩形、梯形、圆形、椭圆形、C形、D形、Σ形、多边形。 其中，凹槽的深度大于等于轻掺杂源漏区的结深。 其中，凹槽的深度小于等于重掺杂源漏区的结深。 本专利技术还提供按照上述方法制造的一种半导体器件，包括衬底、衬底上的栅极侧墙、衬底中的源漏区、以及栅极堆叠，其中，栅极堆叠包括栅极侧墙内侧衬底上的第一部分，以及在衬底中源漏区之间的沟道区内的第二部分。 其中，第二部分的截面形状包括以下之一及其组合:三角形、矩形、梯形、圆形、椭圆形、C形、D形、Σ形、多边形。 其中，源漏区包括位于栅极侧墙下方衬底中的轻掺杂源漏区，以及位于栅极侧墙外侧衬底中的重掺杂源漏区。 其中，第二部分的深度大于等于轻掺杂源漏区的结深。 其中，第二部分的深度小于等于重掺杂源漏区的结深。 依照本专利技术的，通过刻蚀沟道切断了源区漏区之间的漏电通道，减小了源漏穿通的风险，无需halo注入，从而避免了开启电流较小以及较大的源漏与衬底泄漏电流的负面影响。 【专利附图】【附图说明】 以下参照附图来详细说明本专利技术的技术方案，其中: 图1至图4为依照本专利技术的制造方法各步骤的剖面示意图。 【具体实施方式】 以下参照附图并结合示意性的实施例来详细说明本专利技术技术方案的特征及其技术效果，公开了有效提高了器件性能以及可靠性的半导体器件制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。 如图1所示，在衬底上形成基础的MOSFET结构。 具体地，首先提供衬底1，衬底I依照器件用途需要而合理选择，可包括单晶体硅 (Si)、单晶体锗(Ge)、应变娃(Strained Si)、锗娃(SiGe),或是化合物半导体材料,例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底I优选地为体Si。 优选地，在衬底I中形成浅沟槽隔离(STI) 2。例如通过等离子体干法刻蚀、反应离子刻蚀(RIE)或者四甲基氢氧化铵(TMAH)湿法腐蚀硅基衬底1，在衬底I中形成多个浅沟槽(未示出)，然后通过LPCVD、PECVD, HDPCVD, MOCVD, MBE、ALD等常用工艺在浅沟槽中沉积氧化硅、氮氧化硅等绝缘材质形成STI2。进一步地，优选利用掩模分别对衬底I由STI2包围出的有源区进行衬底掺杂注入，形成P—的NMOS衬底阱区或者η—的PMOS衬底阱区(均未示出)。 随后，在有源区中衬底上形成栅极堆叠3。通过LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、溅射等工艺依次沉积形成栅极介质3Α、栅极材料层3Β以及优选地栅极盖层3C(或者为硬掩模层3C)。在本专利技术一个实施例中，器件采用后栅工艺形成，因此栅极堆叠3是假栅极堆叠，假栅极介质层3Α是氧化硅，假栅极材料层3Β是多晶硅、非晶硅、非晶锗、非晶碳等材料，假栅极盖层3C是氮化硅。随后，采用干法工艺刻蚀上述各个栅极堆叠材料层3Α?3C以形成栅极堆叠3。 优选地，如图1所示，在有源区衬底中形成了应力源漏区1SS、1SD。利用栅极堆叠3为掩模，刻蚀衬底I形成源漏沟槽，在源漏沟槽中通过PECVD、MBE、ALD、MOCVD等工艺外延形成应力源漏区1SS、1SD，其材质不同于衬底I的Si，而是可以包括更高应力的SiGe、S1:C、S1:H、SiSn、GeSn、SiGe:C等及其组合。如图1所示，源漏沟槽以及随后外延形成的应力源漏区具有矩形垂直侧壁之外其他复杂的剖面形态，例如为梯形、倒梯形、Σ型等，优选地具有朝向沟道区突出的部分以增强沟道区应力。 优选地，以栅极堆叠3为掩模，对衬底进行轻掺杂，形成了轻掺杂源漏结构(LDD)。例如分别衬底I中有源区垂直注入不同的掺杂离子形成轻掺杂的源漏区1LD/1LS。值得注意的是，在本专利技术实施例中，由于后续刻蚀沟道区阻断了源漏穿通通道，因此无需执行倾斜离子注入来形成halo结构的步骤，简化了工艺，还消除了因halo注入而带来的开启电流较小以及较大的源漏与衬底泄漏电流的负面影响。 随后，在栅极堆叠3两侧的源漏区上形成栅极侧墙4。采用LPCVD、PECVD、HDPCVD、MOCVD, MBE、ALD、蒸发、溅射等常用工艺沉积形成侧墙材料层，随后通过刻蚀去除部分侧墙材料层，仅在栅极堆叠3两侧保留而形成栅极侧墙4。在本专利技术一个优选实施例中，栅极侧墙4如图1所示包括多个叠层，分别是氮化硅、非晶碳(优选ALD工艺)的第一侧墙4A (具有垂直形貌)，氧化硅(优选PECVD、HDPCVD或者热氧化本文档来自技高网...

【技术保护点】
一种半导体器件制造方法，包括：在衬底上形成假栅极堆叠；在衬底中假栅极堆叠两侧形成源漏区；在衬底上形成层间介质层，覆盖源漏区和假栅极堆叠；去除假栅极堆叠，直至暴露衬底，在层间介质层中留下栅极沟槽；刻蚀衬底，在源漏区之间的沟道区中形成凹槽；在栅极沟槽和凹槽中填充栅极堆叠。

【技术特征摘要】

【专利技术属性】
技术研发人员：秦长亮，尹海洲，李俊峰，赵超，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11