具有结终端扩展的半导体器件制造技术

提供一种半导体器件(200)，包括：含碳化硅的衬底(202)；布置在衬底(202)上的漂移层(214)，漂移层含掺第一(n型)掺杂剂类型的漂移区(214)，以具有第一导电类型；与漂移区相邻并接近漂移层的表面(204)的第二区(216)。第二区掺第二(p型)掺杂剂类型，以具有第二导电类型。半导体器件还包括与第二(阱)区相邻布置的结终端扩展(JTE)(220)。JTE具有宽度Wjte且包括在第一、第二方向上被隔离且掺杂有变化浓度的第二(p型)掺杂剂类型的多个离散区(221)，以具有总体沿着远离主阻断结(230)边缘的方向减小的函数形式的第二导电类型的有效掺杂分布。宽度Wjte小于或等于一维耗尽宽度(Wdepl 1D)五倍的倍数，以及半导体器件的电荷容差大于1.0x1013/cm2。

【技术实现步骤摘要】
【国外来华专利技术】相关申请的交叉引用本申请要求史蒂芬.亚瑟(Steven Arthur)等的美国临时专利申请第61/648,149号的优先权和利益，其名称为“具有结终端扩展的半导体器件”(Semiconductor Device with Junction Termination Extension)，于2012年5月17日提交，其公开内容明确地通过引用整体包含于本文中。
技术介绍
本专利技术总体上涉及半导体器件，特别涉及采用结终端扩展的基于碳化硅的器件。反向阻断结的击穿电压通常用于限制由p-n结形成的半导体器件能够承受的最大反向电压。这样的阻断结可包括例如晶闸管、二极管、双极晶体管、绝缘栅晶体管的p-n结，或者金属氧化物半导体场效应晶体管(MOSFET)中的相应结。这种器件中的雪崩击穿发生在显著低于理想击穿电压的电压下，因为在反向偏压下在器件中的特定位置(“高场点”)处存在过高的电场。反向偏压下阻断结的高场点通常出现在沿着曲率区域的冶金结的略上方，例如在结的端部。特别地，击穿电压对于高功率器件是关键的，例如碳化硅(SiC)器件，相关特性，例如对于活性剂量和界面电荷变化的鲁棒性在SiC器件中比在硅(Si)基器件中更重要。半导体器件可采用任何不同的结构和方法来实现p-n结击穿电压的提高，例如接近p-n结授权(p-njunction entitlement)。例如，可在p-n结的终端部分附近采用结终端扩展(JTE)区。通常，JTE区可被视为毗连相反导电类型的半导体区的重掺杂半导体区的较轻度掺杂的延伸，其通常是轻微掺杂的，以形成前述p-n结。JTE区的主要功能是通过横向延伸阻断结减小高浓度电场，否则其将存在于p-n结的非终端部分附近，特别是在高场点(其通常靠近局部掺杂区的角)处。除了击穿电压以外，JTE的设计还影响半导体器件的多个关键特性，包括可靠性、制造工艺复杂度和电荷容差(charge tolerance)，受到影响的许多特性具有复杂的相互关系。因此希望提供一种改善基于碳化硅的半导体器件的关键特性(例如击穿电压、电荷容差和可靠性)的JTE设计。附图说明当参考附图阅读以下详细描述时，本专利技术的这些以及其他特征、方面和优点将变得更好理解，在各幅图中相同的附图标记代表相同的部件，其中：图1是根据本专利技术的方面配置的示例二极管的剖视图；图2是部分俯视图，显示用于示例结终端扩展(JTE)的变化的掺杂剂分布；图3是根据本专利技术的方面配置的用于IGBT的阻断结的终端的剖视图；图4是根据本专利技术的方面配置的示例台面二极管的剖视图；图5显示跨越JTE长度的三个示例JTE有效掺杂分布(单一区、x1/2和x2)；图6显示对于图5中使用的三种掺杂分布，所得到的对于JTE峰值剂量变化曲线的击穿电压灵敏度；图7是二极管维定义的平面图，其可推广至一般的垂直式功率器件；图8示意性显示具有变化横向JTE剂量的块结构G-JTE掩膜的示例布局；图9是一般垂直式功率器件的维定义的平面图；图10显示示例分级JTE(G-JTE)横向掺杂分布；图11显示用于块结构G-JTE布局的示例单元电池；以及图12显示围绕器件角生成单元电池，其中矩形块变为梯形，由半径确定的高度以步长λ增大。具体实施方式下面描述用于终止高压SiC结的技术，其可以获得极其接近一维平行平面击穿电压(1-D BVPP极限)的阻断电压，且改进对于活性剂量和界面电荷变化的鲁棒性，该鲁棒性在SiC功率器件应用中比在Si功率器件应用中更重要。这种用于特定配置的新的块结构分级结终端扩展(G-JTE)设计仅使用一种掩膜水平，其已经通过1.2kV SiC MOSFET和代表性的测试二极管实现。测试二极管的阻断电压(BV)达到大约1.6kV的1-D BVPP极限，具有11μm的n型的4H-SiC漂移层，掺杂ND＝9x1015/cm3，其中ND是施主浓度。已经实验验证了对于电荷灵敏度的鲁棒性，在较宽范围的注入JTE剂量(2x1013/cm2至4x1013/cm2以上)保持BV＞1.2kV，大大地优于传统的单一区JTE设计。该单一掩膜步骤的块结构G-JTE终端设计使其特别适用于更高的电压器件应用(＞3kV)，其中实现多个区的JTE，要求多个(达到四个)掩膜水平是常规使用的。应注意，在高达8kV下验证了该JTE设计。参考图1-3和图5-10描述半导体器件200。应注意，虽然为了便于显示在图1中没有显示触点，但是如本领域中所知，半导体器件将包括触点。如图1所示，半导体器件200包括衬底202，衬底202包括碳化硅。漂移层214布置在衬底202上，且包括掺杂有第一掺杂剂类型的漂移区214，以具有第一导电类型。半导体器件200还包括与漂移区214相邻以及接近漂移层214的表面204的第二区216。第二区216掺杂有第二掺杂剂类型，以具有第二导电类型。半导体器件200还包括与第二区216相邻布置的结终端扩展(JTE)220。如图所示，例如在图1和2中，结终端扩展220具有宽度wjte，且包括在第一方向272和第二方向274中(图2)被隔离且掺杂有变化浓度的第二(p型)掺杂剂类型的多个离散区221，以具有总体上沿着远离主阻断结230的边缘的方向减小的函数形式的第二导电类型的有效掺杂分布。应注意，“变化浓度”是指区的密度变化，而且该变化的密度限定变化的有效JTE剂量。通常，所有区将具有相同的剂量/掺杂。本文使用的“有效掺杂”是开放以接收JTE注入剂量的JTE面积相对于被采样的总面积的分数，这样对于该区其相当于以(分数)*(全部JTE剂量)来给量JTE。一些示例的有效掺杂水平包括全部JTE剂量的15％，50％和90％。宽度wjte(图1)小于或等于一维耗尽宽度Wdepl_1D的五(5)倍宽度的倍数，且半导体器件200的电荷容差大于1.0x1013/cm2。对于特定配置，界面(或者场氧化层)电荷密度可以为大约1x1012/cm2，或者甚至在大约1x1012/cm2的40-60％的范围内。有益的，电荷容差足以适应界面电荷密度。应注意，图1中显示为Wdepl_1D的是外延层(epi)的厚度tepi，通常Wdepl_1D不等价于tepi。本文使用的电荷容差定义为对于击穿电压大于设计电压的特定JTE类型，JTE剂量范围的跨度。例如见表1。表1针对三种示例JTE有效掺杂分布(单一区，x1/2和x2)本文档来自技高网...

【技术保护点】
一种半导体器件(200)，包括：包括碳化硅的衬底(202)；布置在所述衬底(202)上的漂移层(214)，所述漂移层包括掺杂有第一(n型)掺杂剂类型的漂移区(214)，以具有第一导电类型；与所述漂移区(214)相邻以及接近所述漂移层(214)的表面(204)的第二区(216)，其中所述第二区(216)掺杂有第二(p型)掺杂剂类型，以具有第二导电类型；以及与所述第二(阱)区(216)相邻布置的结终端扩展(220)，其中所述结终端扩展(220)具有宽度wjte且包括在第一方向和第二方向上被隔离且掺杂有变化浓度的第二(p型)掺杂剂类型的多个离散区(221)，以具有总体上沿着远离主阻断结(230)的边缘的方向减小的函数形式的第二导电类型的有效掺杂分布，其中所述宽度wjte小于或等于一维耗尽宽度(Wdepl_1D)的宽度的五(5)倍的倍数，以及其中所述半导体器件(200)的电荷容差大于1.0x1013/cm2。

【技术特征摘要】
【国外来华专利技术】2012.05.17 US 61/648,1491.一种半导体器件(200)，包括：
包括碳化硅的衬底(202)；
布置在所述衬底(202)上的漂移层(214)，所述漂移层包括掺
杂有第一(n型)掺杂剂类型的漂移区(214)，以具有第一导电类型；
与所述漂移区(214)相邻以及接近所述漂移层(214)的表面(204)
的第二区(216)，其中所述第二区(216)掺杂有第二(p型)掺杂
剂类型，以具有第二导电类型；以及
与所述第二(阱)区(216)相邻布置的结终端扩展(220)，其
中所述结终端扩展(220)具有宽度wjte且包括在第一方向和第二方向
上被隔离且掺杂有变化浓度的第二(p型)掺杂剂类型的多个离散区
(221)，以具有总体上沿着远离主阻断结(230)的边缘的方向减小
的函数形式的第二导电类型的有效掺杂分布，其中所述宽度wjte小于
或等于一维耗尽宽度(Wdepl_1D)的宽度的五(5)倍的倍数，以及其
中所述半导体器件(200)的电荷容差大于1.0x1013/cm2。
2.根据权利要求1所述的半导体器件(200)，其特征在于，所
述结终端扩展(220)的有效掺杂分布是远离所述主阻断结(230)的
边缘的距离x的单调递减函数N(x)。
3.根据权利要求2所述的半导体器件(200)，其特征在于，控
制所述结终端扩展(220)的有效掺杂分布的所述单调递减函数N(x)
随着x1/2变化。
4.根据权利要求2所述的半导体器件(200)，其特征在于，控
制所述结终端扩展(220)的有效掺杂分布的所述单调递减函数是：
N(x)＝Nmax+(Nmin-Nmax)(x/wjte)1/2，
其中Nmax是所述主阻断结(230)的边缘处的平均掺杂剂浓度，以及
其中Nmin是所述结终端扩展(220)的外边缘(232)处的平均掺杂剂
浓度。
5.根据权利要求1所述的半导体器件(200)，其特征在于，控
制所述结终端扩展(220)的有效掺杂分布的所述单调递减函数是：
N(x)＝Nmax+(Nmin-Nmax)(x/wjte)2，
其中Nmax是所述主阻断结(230)的边缘处的平均掺杂剂浓度，以及
其中Nmin是所述结终端扩展(220)的外边缘(232)处的平均掺杂剂
浓度。
6.根据权利要求1所述的半导体器件(200)，其特征在于，所
述离散掺杂区(221)中的相邻掺杂区被在大约0至大约2.5λ的范围
内的间隔与其最近的邻居分离。
7.根据权利要求6所述的半导体器件(200)，其特征在于，所
述最小有效掺杂不小于全部JTE剂量的15％。
8.根据权利要求1所述的半导体器件(200)，其特征在于，所
述碳化硅衬底(202)具有n+导电类型，其中所述第一掺杂剂类型是
n型，从而所述第一导电类型是n型，以及其中所述第二掺杂剂类型
是p型，从而所述第二导电类型是p型。
9.根据权利要求1所述的半导体器件(200)，其特征在于，所
述碳化硅衬底(202)具有p型导电类型，其中所述第一掺杂剂类型
是n型，从而所述第一导电类型是n型，以及其中所述第二掺杂剂类
型是p型，从而所述第二导电类型是p型。
10.根据权利要求1所述的半导体器件(200)，其特征在于，所
述碳化硅衬底(202)具有n+型导电类型，其中所述第一掺杂剂类型
是p型，从而所述第一导电类型是p型，以及其中所述第二掺杂剂类
型是n型，从而所述第二导电类型是n型。
11.根据权利要求1所述的半导体器件(200)，其特征在于，所
述宽度wjte在所述一维耗尽宽度(Wdepl_1D)的宽度的0.2-1.0倍的范围
内，以及其中所述半导体器件(200)的电荷容差在QEcritical的0.9-2.6
倍的范围内。
12.根据权利要求11所述的半导体器件(200)，其特征在于，
峰值击穿电压(BVpk)在一维击穿电压授权BV1D的0.8-1.0倍的范围内。
13.一种半导体器件(300)，包括：
包括碳化硅的衬底(302)；
布置在所述衬底(302)上的漂移层(314)，所述漂移层掺杂有
第一(n型)掺杂剂类型，以具有第一导电类型；
与所述漂移层(314)相邻布置的阳极区(316)，其中所述阳极
区(316)掺杂有第二(p型)掺杂剂类型，以具有第二导电类型；以
及
与所述阳极区(316)相邻布置且围绕所述阳极区(316)延伸的
结终端扩展(320)，其中所述结终端扩展(320)具有宽度wjte且包
括在第一方向和第二方向上被隔离且掺杂有变化浓度的第二(p型)
掺杂剂类型的多个离散区(321)，以具有总体上沿着远离主阻断结
(330)的边缘的方向减小的函数形式的第二导电类型的有效掺杂分
布，其中所述宽度wjte小于或等于一维耗尽宽度(Wdepl_1D)的宽度的
五(5)倍的...

【专利技术属性】
技术研发人员：SD阿瑟，AV博洛特尼科夫，PA罗西，KS马托查，RJ赛亚，ZM斯塔姆，LD斯特瓦诺维奇，KVSR基肖尔，JW克雷奇默，
申请(专利权)人：通用电气公司，
类型：发明
国别省市：美国;US