半导体器件制造技术

本发明专利技术提供了一种半导体器件，包括从半导体衬底的第一主表面伸出的第一脊和第二脊。该第一脊和第二脊在第一方向上延伸。该半导体器件进一步包括设置于半导体衬底的在第一脊和第二脊之间的部分中的体区，以及邻近体区的栅电极。第一脊和第二脊与该体区连接。在体区上形成了多个另外的脊，该另外的脊在与第一方向交叉的第二方向上延伸。栅电极在第一方向上延伸，并且该栅电极设置于另外的脊的至少两个侧面上。

【技术实现步骤摘要】
半导体器件
本专利技术涉及半导体领域，尤其涉及一种半导体器件。
技术介绍
功率MOSFET(金属-氧化层半导体场效晶体管)是用于开关电源、反相器器件等器件的高击穿电压半导体器件的示例。例如，功率MOSFET被认为在低阻性负载时切换高电压，从而具有非常小的开关损耗和传导损耗。功率MOSFET具有较小的导通电阻(Ron)并且在关闭时具有高击穿电压，这是所期望的。例如，当功率MOSFET被关闭时，功率MOSFET应可承受几十到几百伏特的漏-源极电压Vds。作为另外的例证，当Vds为低电压降，栅-源电压在约10到20V时，功率MOSFET将传导非常大的可高达几百安培的电流。
技术实现思路
根据一个实施例，半导体器件包括从半导体衬底的第一主表面伸出的第一脊和第二脊，该第一脊和第二脊在第一方向上延伸，设置于半导体衬底的在第一脊和第二脊之间的部分中的体区，第一脊和第二脊连接于该体区，在体区上形成的多个另外的脊，该另外的脊在与第一方向交叉的第二方向上延伸，以及毗连体区的栅电极，该栅电极在第一方向上延伸。栅电极设置于该另外的脊的至少两个侧面处。根据一个实施例，集成电路包括至少部分的构建于半导体衬底中的第一晶体管。第一晶体管包括第一体区和第一栅电极。该集成电路进一步包括多个串联连接以构成串联电路的第二晶体管，该串联电路串联连接于第一晶体管。第二晶体管中的至少一个第二晶体管包括从半导体衬底的第一主表面上伸出的第一脊和第二脊，该第一脊和第二脊在第一方向上延伸。第二晶体管中的至少一个第二晶体管的第二体区设置于半导体衬底的在第一脊和第二脊之间的部分中。第一脊和第二脊与该体区连接。上述的第二晶体管中的一个晶体管的第二栅电极设置于毗连第二体区，第二栅电极在第一方向上延伸。根据另一实施例，集成电路包括至少部分地构建于半导体衬底中的第一晶体管。第一晶体管包括第一体区和第一栅电极。该集成电路进一步包括多个串联连接以构成串联电路的第二晶体管，该串联电路串联连接于第一晶体管。第一晶体管包括从半导体衬底的第一主表面上伸出的第一脊和第二脊，该第一脊和第二脊在第一方向上延伸。第一体区设置于半导体衬底的在第一脊和第二脊之间的部分中，而且第一栅电极设置于毗连第一体区，第一栅电极在第一方向上延伸。通过阅读下面的具体实施方式和查看附图，本领域的熟练的技术人员将认识到本专利技术的其他技术特征和优点。附图说明提供附图以进一步理解本专利技术的实施例，并且被并入和构成本说明书的一部分。附图图示了本专利技术的实施例，并且和说明书一起用于解释本专利技术的原理。通过参考下面的具体实施方式，本专利技术的其他实施例和预期的优点将更加地容易理解。附图中的元件不一定是相对彼此按比例绘制的。相同的附图标记表示对应的相似的部分。图1示出了依据一种实施例的半导体器件的透视图；图2示出了依据另一实施例的半导体器件的透视图；图3A至3D示出了图2中所示的半导体器件的各种视图；图4A至4B例举了依据一种实施例的半导体器件的等效电路图。具体实施方式在下面具体实施方式中引用了附图，其构成本专利技术的一部分，并且其中通过例举本专利技术可以实施的具体实施例的方式被示出。对此，方向性术语例如“顶(top)”、“底(bottom)”、“前(front)”、“后(back)”、“前向(leading)”、“背向(trailing)”等是用于参照附图所描述的方向使用。由于本专利技术的实施例的部件可在多个不同的方向上设置，所以方向性术语是以例证为目的而绝不是为了限制本专利技术。应当理解的是，不脱离本专利技术权利要求限定的范围，可利用本专利技术的其他实施例或者对本专利技术作出结构或逻辑上的修改。实施例的描述不是为了限定。特别的是，在下文中描述的实施例的元件可与不同实施例的元件相结合。在下面描述中使用的术语“晶元(wafer)”、“衬底(substrate)”或“半导体衬底(semiconductorsubstrate)”可包括任何具有半导体表面的基于半导体的结构。晶元和半导体结构应被理解为包括硅、硅晶绝缘体(SOI)、蓝宝石硅片(SOS)、掺杂半导体和未掺杂半导体、由基底半导体基础支撑的硅的外延层，以及其他半导体结构。半导体不必是硅基的。半导体也可以是硅-锗、锗或者砷化镓。根据本申请的实施例，通常地，碳化硅(SiC)或氮化镓(GaN)可作为半导体结构材料的其它示例。附图和说明书中例举了掺杂类型“n”或“p”，紧接其后用“-”或“+”表示相对的掺杂浓度。例如，“n-”表示掺杂浓度低于“n”掺杂部位的掺杂浓度，同时“n+”掺杂部位的掺杂浓度高于“n”掺杂部位的掺杂浓度。具有相同的相对掺杂浓度的掺杂部位不一定具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂部位可具有相同或者不同的绝对掺杂浓度。为了更好的理解，在附图和说明书中往往掺杂部位被表示为“p”或“n”的掺杂。显然可以理解的是这种表示绝不是为了限制。只要能够实现所描述的功能，可以是任意的掺杂类型。另外，在所有的实施例中，掺杂类型可以反转。本说明书中涉及掺杂在半导体部分的“第一(first)”和“第二(second)”导电类型的掺杂剂。第一导电类型可以是p型而第二导电类型可以是n型，反之亦然。众所周知，根据掺杂类型或者源区和漏区的极性，MOSFET可分为n-沟道或者p沟道的MOSFET。例如，在n-沟道MOSFET中，源区和漏区都掺杂了n型掺杂剂，并且电流方向是从漏区流向源区。在p-沟道MOSFET中，源区和漏区都掺杂了p型掺杂剂，并且电流方向是从源区流向漏区。应当清楚理解的是在本说明书的上下文中，掺杂类型可以反转的。如果特定电流的路径采用方向性语言描述，则该描述应理解为仅仅是为了表示电流的路径而不是电流的极性，也即不论晶体管是p-沟道或者是n-沟道晶体管。附图中可能包括极性敏感部件，例如二极管。应当清楚理解的是，这些极性敏感组件的特定布置是作为示例给出，并且为了实现所描述的功能是可以根据无论是n型或者p型的第一导电类型而反转。如在本说明书中所用，术语“耦合(coupled)”和/或“电耦合(electricallycoupled)”并不意味着表示该元件必须直接耦合在一起——可以在“耦合”或“电耦合”元件之间提供中间元件。术语“电连接(electricallyconnected)”旨在描述电连接在一起的元件之间的低电阻电连接。如本文所用，术语“具有(having)”，“包括(containing、including、comprising)”等是开放式术语，表示所陈述的元件或特征的存在，但并不排除其它的要素或特征。冠词“一(a或an)”和“该(the)”旨在不仅包括单数也包括复数，除非上下文另有明确说明。如在本说明书中使用的术语“横向(lateral)和水平(horizontal)”旨在描述平行于半导体衬底或者半导体本体的第一表面的方向。这可以是例如晶元或晶片的表面。如在本说明书中使用的术语“垂直(vertical)”旨在描述被布置为垂直于半导体衬底或半导体本体的第一表面的方向。图1示出了依据一个实施例的半导体器件100的透视图。如图1所示的半导体器件100包括从半导体衬底10的第一主表面110上延伸的第一脊120和第二脊130。第一脊和第二脊120、130在第一方向上延伸，也即图1所示的x方向。体区2本文档来自技高网...

【技术保护点】
一种半导体器件，包括：从半导体衬底的第一主表面伸出的第一脊和第二脊，所述第一脊和所述第二脊在第一方向上延伸；体区，其设置于所述半导体衬底的在所述第一脊和所述第二脊之间的部分中，所述第一脊和所述第二脊与所述体区相连接；多个另外的脊，其在所述体区中形成，所述另外的脊在与所述第一方向交叉的第二方向上延伸；以及栅电极，其毗连所述体区，所述栅电极在第一方向上延伸，所述栅电极设置于所述另外的脊的至少两个侧面处。

【技术特征摘要】
2013.07.01 US 13/932,5641.一种半导体器件，包括：从半导体衬底的第一主表面伸出的第一脊和第二脊，所述第一脊和所述第二脊在第一方向上延伸，所述第一方向平行于所述第一主表面；体区，其设置于所述半导体衬底的在所述第一脊和所述第二脊之间的部分中，所述第一脊和所述第二脊与所述体区相连接，所述体区被图形化为多个另外的脊，所述另外的脊在与所述第一方向交叉的第二方向上延伸；以及栅电极，其被设置在所述第一脊和所述第二脊之间的沟槽中并且毗连所述体区，所述栅电极在第一方向上延伸，所述栅电极设置于所述另外的脊的至少两个侧面处。2.如权利要求1所述的半导体器件，其中源区设置于所述第一脊中，以及漏区设置于所述第二脊中。3.如权利要求1所述的半导体器件，其中所述第一脊和所述第二脊均包括半导体材料并且利用第一导电类型的掺杂剂进行掺杂。4.如权利要求1所述的半导体器件，其中所述第一脊包括从由以下项构成的组中选择的材料：半导体材料和导电材料。5.如权利要求4所述的半导体器件，其中所述半导体材料包括多晶硅和单晶硅。6.如权利要求1所述的半导体器件，其中所述第二脊包括单晶硅。7.如权利要求1所述的半导体器件，其中所述第一脊的宽度不同于所述第二脊的宽度，所述宽度相对于所述第一方向垂直地测量。8.如权利要求1所述的半导体器件，进一步包括多个第一脊和第二脊、体区和栅电极，所述第一脊保持在源电位，所述第二脊保持在漏电位，和所述栅电极保持在栅电位。9.一种集成电路，包括：第一晶体管，其至少部分地形成于半导体衬底中，所述第一晶体管包括第一体区和第一栅电极；多个第二晶体管，其串联连接以形成串联电路，所述串联电路与所述第一晶体管串联连接并且构成有源漂移区场效应晶体管，所述第二晶体管中的至少一个晶体管包括：从所述半导体衬底的第一主表面伸出的第一脊和第二脊，所述第一脊和所述第二脊在第一方向上延伸；设置于所述半导体衬底的在所述第一脊和所述第二脊之间的部分中的所述第二晶体管中至少一个晶体管的第二体区，所述第一脊和所述第二脊与所述第二体区相连接；以及所述第二晶体管...

【专利技术属性】
技术研发人员：S·特根，
申请(专利权)人：英飞凌科技奥地利有限公司，
类型：发明
国别省市：奥地利;AT