集成电路芯片制造技术

本发明专利技术提供一种集成电路芯片。所述集成电路芯片包含衬底；至少一金属间绝缘层，位于衬底上方；顶层金属层，位于金属间绝缘层上方；焊盘，位于顶层金属层中，焊盘包含较薄中心部分及环绕较薄中心部分的较厚外缘部分；以及钝化层，覆盖较厚外缘部分。本发明专利技术的集成电路芯片的结构可避免焊盘变形或开裂。

【技术实现步骤摘要】
【专利摘要】本专利技术提供一种集成电路芯片。所述集成电路芯片包含衬底；至少一金属间绝缘层，位于衬底上方；顶层金属层，位于金属间绝缘层上方；焊盘，位于顶层金属层中，焊盘包含较薄中心部分及环绕较薄中心部分的较厚外缘部分；以及钝化层，覆盖较厚外缘部分。本专利技术的集成电路芯片的结构可避免焊盘变形或开裂。【专利说明】集成电路芯片
本专利技术有关于集成电路芯片的焊盘(pad)结构，且特别有关于改进的线接合(wire-bonding)焊盘结构及具有该线接合焊盘结构的集成电路芯片，该集成电路芯片可在线接合期间避免焊盘变形(pad deformat1n)或开裂。
技术介绍
目前，业界存在对于具有多功能及高性能的小型且较廉价电子产品的迫切需求。电路设计的主流趋势是将尽可能多的电路组件整合至集成电路中，从而降低每片晶片的成本。 集成电路是通过在硅晶片的表面形成半导体器件而制造的。器件之间形成多层互连(mult1-level interconnect1n),用来与各主动器件接触并将各器件线连接在一起以创建所需电路。导线层(wiring layer)是在器件上沉积绝缘层(dielectric layer),在该层内成型(patterning)并刻蚀(etching)接触窗开口(contact opening),随后在开口内沉积导体材料(conductive material)而形成的。导体层(conductive layer)应用于绝缘层之上并被图型化(patterned)，以在器件接触点之间形成导线互连(wiringinterconnect1n),从而创建基本电路(basic circuitry)的首层。所述电路随后通过利用额外的导线层而进一步互连，而所述额外的导线层位于具有导电通孔(conductive via)的额外的绝缘层上。根据整体集成电路的复杂度，可使用数层导线互连。在顶层，导线终止于金属焊盘，而芯片的外部导线连接则接合至所述金属焊盘。 在某些情况下，具有导线的顶层可为厚铝层。金属焊盘(例如线接合(wire-bonding))及RF器件(例如集成电感器(integrated inductor)、金属-氧化物-金属电容器、电阻器或重新分布层(redistribut1n layer,简称为RDL))可同时在厚招层中形成。然而，由于线接合期间施加于其上的压力，厚铝层可导致焊盘变形。变形的接合焊盘也可能在覆盖接合焊盘外缘的钝化层(passivat1n layer)内造成破裂缺陷(fracturedefect),以及潜在的焊盘至焊盘的桥接(pad-to-pad bridging)。通常,上述问题可采用增大每一焊盘、焊盘开口及/或两焊盘之间的空间尺寸来处理。然而，增大每一焊盘、焊盘开口及焊盘间距(pad pitch)的尺寸将导致芯片尺寸及成本的增加。
技术实现思路
有鉴于此，特提供以下技术方案: 本专利技术实施例提供一种集成电路芯片的实施例,集成电路芯片包含衬底、至少一金属间绝缘层、顶层金属层、焊盘及钝化层。至少一金属间绝缘层位于衬底上方；顶层金属层位于金属间绝缘层上方；焊盘位于顶层金属层中，包含较薄中心部分及环绕较薄中心部分的较厚外缘部分；钝化层覆盖较厚外缘部分。 本专利技术实施例另提供一种集成电路芯片的实施例，集成电路芯片包含衬底、顶层金属层及至少一碗状焊盘。顶层金属层位于衬底上方；至少一碗状焊盘位于顶层金属层中。 以上所述的集成电路芯片提供了一种新型接合垫结构，从而避免了接合焊盘变形或开裂。 【专利附图】【附图说明】 图1是依据本专利技术实施例的集成电路芯片的一部分的横截面示意图。 图2是依据本专利技术另一实施例的集成电路芯片的一部分的横截面的示意图。 图3是依据本专利技术又一实施例的集成电路芯片的一部分的横截面的示意图。 【具体实施方式】 在说明书及权利要求书当中使用了某些词汇来指称特定的组件。所属领域中的技术人员应可理解，制造商可能会用不同的名词来称呼同样的组件。本说明书及权利要求书并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的基准。在通篇说明书及权利要求书当中所提及的“包含”是开放式的用语，故应解释成“包含但不限定于”。另外，“耦接”一词在此包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表第一装置可直接电气连接于第二装置，或透过其它装置或连接手段间接地电气连接至第二装置。 以下将结合附图来说明本专利技术的实施例。在说明书以及附图中，符号“Mn”代表制作于集成电路芯片中的顶层(topmost level)金属层，例如铝重新分布层，而“Mn_i”代表比顶层金属层低一层的金属层，并依此类推，其中，优选地，η介于2到10之间(η=2-10)，但并非仅限于此。符号“V”代表连接两邻近金属层的通孔(via plug)。举例而言，V5代表将M5互连至M6的通孔。 请参考图1，图1是根据本专利技术一个实施例的集成电路芯片I的一部分的横截面的示意图。应可理解，图1中的层或者元件并非依据实际尺寸画出，且被修改以使其更清楚。集成电路芯片I可包含用于合并RF器件的顶层金属层Mn的RF集成电路，例如电感器或者适合于RF电路的任何其他器件。用于RF器件的顶层金属层Mn可为铝层、铜层(copperlayer)或者铜合金层(copper alloy layer),其中招层为优选方案。 顶层金属层可降低寄生损耗(parasitic loss),从而改善RF集成电路的品质因数(quality factor) Q。在本实施例中，顶层金属层的厚度不小于0.5微米(micrometer)。在某些实施例中，顶层金属层可具有不小于1.0微米的厚度。在另一些实施例中，顶层金属层可具有不小于3.0微米的厚度。 如图1所示，集成电路芯片I包含衬底10，例如硅衬底。衬底10可为任何适合的半导体衬底，例如硅锗(SiGe)衬底或者硅晶绝缘体(Silicon on Insulator, SOI)衬底。基本层12形成于衬底10上，且包含但不限于器件层，例如金氧半(MOS)或者双极型器件，以及至少一层间绝缘(inter-layer dielectric, ILD)层。为简洁起见,基本层12内包含导线及接触/通孔的互连未画出。多个金属间绝缘(inter-metal dielectric, IMD)层14、16、18及20被提供于基本层12之上。多个MD层14、16、18及20中的每一个可包含但不限于氧化娃(silicon oxide)、氮化娃(silicon nitride)、碳化娃(silicon carbide)、氮氧化娃(silicon oxy-nitride)、低介电常数或者超低介电常数(ultra low-k, ULK)材料(例如有机(例如，芳香族碳氢化合物(SiLK))或者无机(例如，含氢的硅酸盐(HSQ))材料)，或者上述材料的任意组合。钝化层22位于MD层20的至少一部分之上。钝化层22可为氧化硅、氮化硅、碳化硅、氮氧化硅、聚酰亚胺(polyimide)或者上述材料的任意组合或者类似物质。根据本实施例，钝化层22具有0.5至6.0微米的厚度，但并不仅限于此。 金属互本文档来自技高网...

【技术保护点】
一种集成电路芯片，包含：衬底；至少一金属间绝缘层，位于该衬底上方；顶层金属层，位于该金属间绝缘层上方；焊盘，位于该顶层金属层中，该焊盘包含较薄中心部分及环绕该较薄中心部分的较厚外缘部分；以及钝化层，覆盖该较厚外缘部分。

【技术特征摘要】
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【专利技术属性】
技术研发人员：黄裕华，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：中国台湾;71