牺牲结构降低应力的晶圆级芯片尺寸封装结构制造技术

本实用新型专利技术公开了一种晶圆级芯片尺寸封装结构，是一种牺牲结构降低应力的晶圆级芯片尺寸封装结构。该封装结构首先通过在与PIN脚相对位置的钝化层上方开出至少三个通孔，使PIN脚部分外露，然后进行布设金属线路层和植锡球将线路引向外电路。这种封装结构中的三个通孔为一种牺牲结构，若三个通孔中有线路失效，必定为两侧小孔中的一个或者两个孔内的线路失效，而中间小孔内线路完好。因此，可以有效降低线路层的裂纹及降低PIN两侧的拉应力。

【技术实现步骤摘要】
【专利摘要】本技术公开了一种晶圆级芯片尺寸封装结构，是一种牺牲结构降低应力的晶圆级芯片尺寸封装结构。该封装结构首先通过在与PIN脚相对位置的钝化层上方开出至少三个通孔，使PIN脚部分外露，然后进行布设金属线路层和植锡球将线路引向外电路。这种封装结构中的三个通孔为一种牺牲结构，若三个通孔中有线路失效，必定为两侧小孔中的一个或者两个孔内的线路失效，而中间小孔内线路完好。因此，可以有效降低线路层的裂纹及降低PIN两侧的拉应力。【专利说明】牺牲结构降低应力的晶圆级芯片尺寸封装结构
本技术涉及一种半导体芯片的晶圆级芯片尺寸封装(wafer level chipscale packaging, WLCSP)结构,尤其涉及一种牺牲结构降低应力的晶圆级芯片尺寸封装结构。
技术介绍
晶圆级芯片尺寸封装(waferlevel chip scale packaging,WLCSP)是 IC封装方式的一种，它是一种先将整片晶圆进行封装，再切割得到单颗芯片的封装方法。 目前，半导体芯片的晶圆级芯片尺寸封装过程主要为在两个芯片之间形成切割道，通过在与芯片单元四周晶圆氧化层内的PIN脚相对的钝化层上开出一个圆孔，再通过打孔方式将PIN脚打穿，接着再布一层可以将线路引向外电路的金属线路层，最后覆盖保护层。由于要在钝化层上开孔，在钝化层上布金属线路层，钝化层材料与金属线路层材料的杨氏模量和热膨胀系数不同，钝化层会对金属线路层产生拉应力，在这种封装方法实施过程中，拉应力很容易使硅基板的底部出现线路裂纹或者PIN脚断裂，导致产品良率降低。
技术实现思路
为了解决上述技术问题，本技术提出一种牺牲结构降低应力的晶圆级芯片尺寸封装结构，能够有效地降低线路层的裂纹，从而保证产品的电性能；同时也能有效地降低应力，防止PIN脚部分断裂。 本技术的技术方案是这样实现的: 一种牺牲结构降低应力的晶圆级芯片尺寸封装结构，包括若干个芯片单元，相邻两个所述芯片单元之间形成切割道；每个所述芯片单元包括硅基板、位于所述硅基板下表面并向四周延伸至所述切割道处的晶圆氧化层、位于所述硅基板上表面并向四周延伸至所述切割道处的钝化层和在所述硅基板四周的晶圆氧化层内间隔形成的若干个PIN脚；对应每个PIN脚，沿所述PIN脚的最大边长方向，所述钝化层上间隔顺序开设有至少三个与所述PIN脚位置相对的通孔，所述通孔穿透所述晶圆氧化层连通所述PIN脚；所述通孔内和所述硅基板上表面上的钝化层上布设有金属线路层，所述硅基板上表面上的钝化层上的金属线路层上植有多个锡球，所述通孔内和所述钝化层上的金属线路层外覆盖有绝缘层。 作为本技术的进一步改进，设有三个大小相等的所述通孔，所述通孔的直径小于所述PIN脚的最小边长。 作为本技术的进一步改进，所述金属线路层的材质为铝或铜或其两者的组八口 ο 作为本技术的进一步改进，每个所述芯片单元下方设有保护盖板，所述保护盖板与所述芯片单元通过设于所述芯片单元的晶圆氧化层的下表面的粘合层连接在一起。 作为本技术的进一步改进，在所述粘合层与保护盖板之间设有支撑围堰层，所述支撑围堰层中部形成围堰间隙。 本技术的有益效果是:本技术提供一种牺牲结构降低应力的晶圆级芯片尺寸封装结构，对应每个芯片单元，首先，通过在与PIN脚相对位置的钝化层上间隔顺序开出三个通孔，通孔穿透晶圆氧化层连通PIN脚，即使PIN脚部分外露，然后，进行布金属线路层和植锡球，将芯片单元线路经PIN脚引向外电路。该封装结构中的三个通孔为一种牺牲结构，即三个通孔中有线路失效，必定为两侧通孔中的一个或者两个孔内的线路失效，而中间的通孔内线路完好，其原因在于形成上述封装结构的实施过程中，钝化层与金属线路层的膨胀系数不同，在PIN脚周围将产生拉应力，沿PIN脚的最大边长方向(通过PIN脚是长方形，即沿长度方向)产生的拉应力较大，且无法向切割道位置释放，因此，可能造成两侧的PIN脚部分断裂。综上，本技术可以有效地避免金属线路层出现裂纹，从而保证产品的电性能；同时也能有效地降低应力，防止PIN脚部分断裂。当然如果工艺允许的情况下，也可以在与PIN脚相对位置的钝化层上间隔顺序开出四个或五通孔，但是由于该封装结构是一种牺牲结构，开设三个小孔即可保证产品的电性能，是一种优选实施方案。 【专利附图】【附图说明】 图1为本技术封装结构俯视图； 图2为图1中所示A-A向剖面图； 图3为图1中所示B-B向剖面图。 结合附图，作以下说明: I——芯片单元2——切割道 3——硅基板4——保护盖板 5——PIN脚6——晶圆氧化层 7—粘合层8—金属线路层 9——绝缘层10——钝化层 11——支撑围堰层12——围堰间隙 13-通孔14-锡球 【具体实施方式】 如图1、图2和图3所示，一种牺牲结构降低应力的晶圆级芯片尺寸封装结构，包括若干个芯片单元1，相邻两个所述芯片单元之间形成切割道2 ;每个所述芯片单元包括硅基板3、位于所述硅基板下表面并向四周延伸至所述切割道处的晶圆氧化层6、位于所述硅基板上表面并向四周延伸至所述切割道处的钝化层10和在所述硅基板四周的晶圆氧化层内间隔形成的若干个PIN脚5 ;对应每个PIN脚，沿所述PIN脚的最大边长方向，所述钝化层上间隔顺序开设有至少三个与所述PIN脚位置相对的通孔13，所述通孔穿透所述晶圆氧化层连通所述PIN脚；所述通孔内和所述硅基板上表面上的钝化层上布设有金属线路层8，所述硅基板上表面上的钝化层上的金属线路层上植有多个锡球14，所述通孔内和所述钝化层上的金属线路层外覆盖有绝缘层9。上述结构中，设置的至少三个导通PIN脚和锡球的通孔的封装结构，是一种牺牲结构保护线路的封装结构，即若三个通孔中有线路失效，必定为两侧一个或者两个小孔内的线路失效，而中间小孔中线路完好。 优选的，设有三个大小相等的所述通孔，且为沿其底部到其顶部的直径均相等的直孔，该通孔底部的直径小于PIN脚的最小边长，保证PIN脚部分外露。设置三个通孔是一种优选的实施方式，当然如果封装工艺允许的情况下，也可以在与PIN脚相对位置的钝化层上间隔顺序开出四个或五通孔，以牺牲两侧的通孔保证中心通孔的导电性能，但是由于该封装结构是一种牺牲结构，开设三个小孔即可保证产品的电性能，是一种优选实施方案。 优选的，所述金属线路层的材质为铝或铜或其两者的组合。 芯片单元结构可以为有保护盖板(玻璃盖板)，也可以为无保护盖板。优选的，每个所述芯片单元下方设有保护盖板，所述保护盖板与所述芯片单元通过设于所述芯片单元的晶圆氧化层的下表面的粘合层7连接在一起。 优选的，在所述粘合层与保护盖板之间设有支撑围堰层11，所述支撑围堰层中部形成围堰间隙12。 一种牺牲结构降低应力的晶圆级芯片尺寸封装结构的封装方法，包括如下步骤: a、提供一包含若干个芯片单元的晶圆，相邻两个芯片单元之间形成切割道，每个芯片单元包括顺序设置的硅基板和晶圆氧化层，晶圆氧化层向四周压缩至切割道处，硅基板四周的晶圆氧化层内间隔形成有若干个PIN脚； b、在所述硅基板上和所述硅基板四周的晶圆氧化层上覆盖一层钝化层，对应每个PIN脚，沿所述PIN本文档来自技高网...

【技术保护点】
一种牺牲结构降低应力的晶圆级芯片尺寸封装结构，其特征在于：包括若干个芯片单元(1)，相邻两个所述芯片单元之间形成切割道(2)；每个所述芯片单元包括硅基板(3)、位于所述硅基板下表面并向四周延伸至所述切割道处的晶圆氧化层(6)、位于所述硅基板上表面并向四周延伸至所述切割道处的钝化层(10)和在所述硅基板四周的晶圆氧化层内间隔形成的若干个PIN脚(5)；对应每个PIN脚，沿所述PIN脚的最大边长方向，所述钝化层上间隔顺序开设有至少三个与所述PIN脚位置相对的通孔(13)，所述通孔穿透所述晶圆氧化层连通所述PIN脚；所述通孔内和所述硅基板上表面上的钝化层上布设有金属线路层(8)，所述硅基板上表面上的钝化层上的金属线路层上植有多个锡球(14)，所述通孔内和所述钝化层上的金属线路层外覆盖有绝缘层(9)。

【技术特征摘要】

【专利技术属性】
技术研发人员：范俊，谷成进，黄小花，王晔晔，沈建树，钱静娴，夏文斌，廖建亚，王刚，卢梦泽，
申请(专利权)人：华天科技昆山电子有限公司，
类型：新型
国别省市：江苏;32